柳澤政生 (Masao Yanagisawa) - マイポータル

基本情報

所属: 早稲田大学理工学術院基幹理工学部教授

学位: 工学博士(早稲田大学)

研究者番号: 30170781
J-GLOBAL ID: 200901048952981316
researchmap会員ID: 1000090734

外部リンク: http://www.islab.cs.waseda.ac.jp/

研究キーワード

アルゴリズムとデータ構造、電子デバイス・機器工学、システム工学、計算機科学、システム情報（知識）処理、バイオシステム工学、計算機アーキテクチャ、設計自動化、バイオインフォマティクス、SoC設計技術、計算機科学、計算機支援設計（CAD）

研究分野

経歴

学歴

- 1986年

早稲田大学, 理工学研究科, 電気工学
- 1981年

早稲田大学, 理工学部, 電子通信学科

受賞

論文

506

A loop structure optimization targeting high-level synthesis of fast number theoretic transform

Kazushi Kawamura, Masao Yanagisawa, Nozomu Togawa

Proceedings - International Symposium on Quality Electronic Design, ISQED 2018- 106-111 2018年5月9日査読有り
A stayed location estimation method for sparse GPS positioning information based on positioning accuracy and short-time cluster removal

Sae Iwata, Tomoyuki Nitta, Toshinori Takayama, Masao Yanagisawa, Nozomu Togawa

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E101A(5) 831-843 2018年5月1日査読有り
A hardware-Trojan classification method utilizing boundary net structures

Kento Hasegawa, Masao Yanagisawa, Nozomu Togawa

2018 IEEE International Conference on Consumer Electronics, ICCE 2018 2018- 1-4 2018年3月26日査読有り
Road-illuminance level inference across road networks based on Bayesian analysis

Siya Bao, Masao Yanagisawa, Nozomu Togawa

2018 IEEE International Conference on Consumer Electronics, ICCE 2018 2018- 1-6 2018年3月26日査読有り
A low cost and high speed CSD-based symmetric transpose block FIR implementation

Jinghao Ye, Youhua Shi, Nozomu Togawa, Masao Yanagisawa

Proceedings of International Conference on ASIC 2017- 311-314 2018年1月8日査読有り
Floorplan-driven high-level synthesis using volatile/non-volatile registers for hybrid energy-harvesting systems

Daiki Asai, Masao Yanagisawa, Nozomu Togawa

Proceedings of International Conference on ASIC 2017- 64-67 2018年1月8日査読有り
Soft error tolerant latch designs with low power consumption (invited paper)

Saki Tajima, Nozomu Togawa, Masao Yanagisawa, Youhua Shi

Proceedings of International Conference on ASIC 2017- 52-55 2018年1月8日査読有り
An Ising model mapping to solve rectangle packing problem.

Kotaro Terada, Daisuke Oku, Sho Kanamaru, Shu Tanaka, Masato Hayashi, Masanao Yamaoka, Masao Yanagisawa, Nozomu Togawa

2018 International Symposium on VLSI Design, Automation and Test (VLSI-DAT), Hsinchu, Taiwan, April 16-19, 2018 1-4 2018年査読有り
Scan-based Side-channel Attack against HMAC-SHA-256 Circuits Based on Isolating Bit-transition Groups Using Scan Signatures.

Daisuke Oku, Masao Yanagisawa, Nozomu Togawa

IPSJ Trans. System LSI Design Methodology 11 2018年査読有り
A Relaxed Bit-Write-Reducing and Error-Correcting Code for Non-Volatile Memories.

Tatsuro Kojo, Masashi Tawada, Masao Yanagisawa, Nozomu Togawa

IEICE Transactions 101-A(7) 1045-1052 2018年査読有り
A Low Power Soft Error Hardened Latch with Schmitt-Trigger-Based C-Element.

Saki Tajima, Nozomu Togawa, Masao Yanagisawa, Youhua Shi

IEICE Transactions 101-A(7) 1025-1034 2018年査読有り
Extension and Performance/Accuracy Formulation for Optimal GeAr-Based Approximate Adder Designs.

Ken Hayamizu, Nozomu Togawa, Masao Yanagisawa, Youhua Shi

IEICE Transactions 101-A(7) 1014-1024 2018年査読有り
Stochastic Number Duplicators Based on Bit Re-Arrangement Using Randomized Bit Streams.

Ryota Ishikawa, Masashi Tawada, Masao Yanagisawa, Nozomu Togawa

IEICE Transactions 101-A(7) 1002-1013 2018年査読有り
A bitwidth-aware high-level synthesis algorithm using operation chainings for tiled-DR architectures

Kotaro Terada, Masao Yanagisawa, Nozomu Togawa

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E100A(12) 2911-2924 2017年12月1日査読有り
A safe and comprehensive route finding algorithm for pedestrians based on lighting and landmark conditions

Siya Bao, Tomoyuki Nitta, Masao Yanagisawa, Nozomu Togawa

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E100A(11) 2439-2450 2017年11月1日査読有り
A Floorplan Aware High-Level Synthesis Algorithm with Body Biasing for Delay Variation Compensation

Koki Igawa, Masao Yanagisawa, Nozomu Togawa

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E100A(7) 1439-1451 2017年7月査読有り
A Hardware-Trojan Classification Method Using Machine Learning at Gate-Level Netlists Based on Trojan Features

Kento Hasegawa, Masao Yanagisawa, Nozomu Togawa

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E100A(7) 1427-1438 2017年7月査読有り
Efficient Multiplexer Networks for Field-Data Extractors and Their Evaluations

Koki Ito, Kazushi Kawamura, Yutaka Tamiya, Masao Yanagisawa, Nozomu Togawa

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E100A(4) 1015-1028 2017年4月査読有り
An Evaluation of Hand-Force Prediction Using Artificial Neural-Network Regression Models of Surface EMG Signals for Handwear Devices.

Array,Ryohei Koyama, Masao Yanagisawa

J. Sensors 2017 3980906:1-3980906:12 2017年査読有り
Trojan-Net Feature Extraction and Its Application to Hardware-Trojan Detection for Gate-Level Netlists Using Random Forest.

Kento Hasegawa, Masao Yanagisawa, Nozomu Togawa

IEICE Transactions 100-A(12) 2857-2868 2017年査読有り

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書籍等出版物

最新VLSIの開発設計とCAD(共著)

ミマツデータシステム 1994年

講演・口頭発表等

Suspicious Timing Error prediction with In-Cycle Clock Gating

2013年3月
Scan-Based Attack Against DES Cryptosystems Using Scan Signatures

2012年12月5日
Weighted Adders with Selector Logics for Super-resolution and Its FPGA-based Evaluation

2012年12月5日
State Dependent Scan Flip-Flop with Key-Based Configuration against Scan-Based Side Channel Attack on RSA Circuit

2012年12月5日
Energy-efficient High-level Synthesis for HDR Architectures with Clock Gating

2012年11月6日
Dynamically Changeable Architecture against Scan-Based Side Channel, Attack Using State Dependent Scan Flip-Flop on RSA Circuit

2012年11月6日
2コアプロセッサを対象とする正確で高速なヘテロL1キャッシュシミュレーション

2012年8月29日
HDRアーキテクチャを対象としたクロックゲーティングを用いた低電力高位合成手法

2012年8月29日
動的複数電源電圧およびフロアプラン統合化アーキテクチャを対象とした低電力化高位合成手法

2012年8月29日
キャッシュ構成の高速シミュレーションを利用した不揮発メモリによる二階層キャッシュ構成の評価

2012年8月29日
温度特性を考慮したRDRアーキテクチャ向け高位合成手法

2012年8月29日
State Dependent Scan Flip Flopを用いたRSA暗号回路へのセキュアスキャンアーキテクチャの実装

2012年8月29日
クロックグリッチを利用した故障攻撃に対するカウンタを用いた耐タンパAES暗号回路

2012年8月29日
高集積かつ高周波な回路に対応した複数電源電圧指向の高位合成手法

2012年7月30日
複数のキャッシュ構成を同時に表現するデータ構造とこれを用いた高速で正確な2コアキャッシュシミュレーション

2012年7月30日
センサネットワーク低消費電力化のためのS-MACプロトコルduty cycle最適化手法

2012年7月4日
空間認知を利用した歩行者のための屋内ナビゲーションシステム設計

2012年7月4日
可視グラフによる屋内環境モデル化に基づく屋内環境向けナビゲーションシステム

2012年7月4日
State Dependent Scan Flip Flopを用いたRSA暗号回路へのセキュアスキャンアーキテクチャの実装

2012年7月1日
An Energy-efficient High-level Synthesis Algorithm for Huddle-based Distributed-Register architectures

2012年5月21日

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所属学協会

共同研究・競争的資金等の研究課題

暗号処理向け組み込みLSIとそのテスト設計環境の構築

科学研究費助成事業(早稲田大学) 科学研究費助成事業(基盤研究(C)) 基盤研究(C) 2009年 - 2011年

柳澤政生, 奈良竜太, 史又華
記号とパターンの統合によるin silicoバイオインフォマティックス

科学研究費助成事業(早稲田大学) 科学研究費助成事業(基盤研究(A)) 基盤研究(A) 2005年 - 2007年

松山泰男, 柳澤政生, 山名早人, 胡桃坂仁志, 井上真郷, 勝又尚人
生物から発生する音を利用した自律的水中観測システムの研究開発および揚子江調査

科学研究費助成事業(東京大学) 科学研究費助成事業(基盤研究(B)) 基盤研究(B) 2004年 - 2006年

能勢義昭, 浦環, 浅田昭, 杉松治美, 小島淳一, 柳澤政生, 石井和男
遺伝統計学アルゴリズムを高速実行する再構成可能LSIシステムの開発

科学研究費助成事業(早稲田大学) 科学研究費助成事業(基盤研究(C)) 基盤研究(C) 2003年 - 2005年

柳澤政生
鯨類観測AUVの研究開発

科学研究費助成事業(東京大学) 科学研究費助成事業(基盤研究(A)) 基盤研究(A) 2002年 - 2004年

能勢義昭, 浦環, 浅田昭, 柳澤政生, 小島淳一, 赤松友成, 藤井輝夫, 浅川賢一
デジタル信号処理用FPGAおよび専用CADツールの開発

科学研究費助成事業(早稲田大学) 科学研究費助成事業(基盤研究(C)) 基盤研究(C) 1998年 - 2000年

柳澤政生
VLSIシステム設計教育カリキュラムの開発

科学研究費助成事業(九州大学) 科学研究費助成事業(基盤研究(A)) 基盤研究(A) 1996年 - 1997年

安浦寛人, 岩井原瑞穂, 村上和彰, 小野寺秀俊, 山崎勝弘, 末吉敏則, 佐藤政生
情報科学のための教育用マイクロプロセッサシステムの開発

科学研究費助成事業(九州大学) 科学研究費助成事業(試験研究(B)) 試験研究(B) 1994年 - 1995年

安浦寛人, 岩井原瑞穂, 村上和彰, 佐藤政生, 小野寺秀俊, 山崎勝弘, 末吉敏則
計算機工学・集積回路工学教育研究用マイクロプロセッサの開発

科学研究費助成事業(九州大学) 科学研究費助成事業(試験研究(B)) 試験研究(B) 1992年 - 1993年

安浦寛人, 濱口清治, 村上和彰, 佐藤政生, 小野寺秀俊, 山崎勝弘
柔軟性の高いLSIレイアウト設計手法に関する研究

科学研究費助成事業(早稲田大学) 科学研究費助成事業(奨励研究(A)) 奨励研究(A)
柔軟性の高いLSIレイアウト設計手法に関する研究

科学研究費助成事業(早稲田大学) 科学研究費助成事業(奨励研究(A)) 奨励研究(A)
故障利用攻撃を検出できる耐タンパー暗号回路設計に関する研究

科学研究費助成事業(早稲田大学) 科学研究費助成事業(基盤研究(C)) 基盤研究(C)
ロバスト超低電圧回路設計技術に関する研究

科学研究費助成事業(早稲田大学) 科学研究費助成事業(基盤研究(C)) 基盤研究(C)
適応デバイス用合成ツール
ゲノム解析
LSI (SoC) 設計および計算機支援設計（CAD）手法