四柳 浩之

J-GLOBALへ         更新日: 17/07/14 18:02
 
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研究者氏名
四柳 浩之
 
ヨツヤナギ ヒロユキ
所属
徳島大学
部署
大学院社会産業理工学研究部
職名
准教授
学位
博士(工学)(大阪大学)
その他の所属
徳島大学

研究分野

 
 

経歴

 
1998年
 - 
2003年
徳島大学工学部助手
 
2003年12月
 - 
2005年
徳島大学工学部 講師
 
2005年6月
 - 
2007年
徳島大学工学部 助教授
 
2007年
 - 
現在
徳島大学 大学院・ソシオテクノサイエンス研究部 准教授
 

学歴

 
 
 - 
1998年
大阪大学 工学研究科 応用物理学
 
 
 - 
1993年
大阪大学 工学部 応用物理学
 

論文

 
Widiant, Masaki Hashizume, Shohei Suenaga, Hiroyuki Yotsuyanagi, Akira Ono, Shyue Kung Lu, Zvi Roth
IEICE Transactions on Information and Systems   E99D 2723-2733   2016年11月
© 2016 The Institute of Electronics, Information and Communication Engineers.In this paper, a built-in test circuit for an electrical interconnect test method is proposed to detect an open defect occurring at an interconnect between an IC and a pr...
橋爪正樹, 伊喜利勇貴, 小西朝陽, 四柳浩之, LU Shyue‐Kung
エレクトロニクス実装学会誌   19(3) 161‐165   2016年5月
橋爪正樹, 小西朝陽, 四柳浩之
電子情報通信学会論文誌 C   J96-C(11) 361-370   2013年11月
, , ,
IEICE Transactions on Information and Systems   96(9) 1986-1993   2013年
This paper proposes a method for testing delay faults using a boundary scan circuit in which a time-to-digital converter (TDC) is embedded. The incoming transitions from the other cores or chips are captured at the boundary scan circuit. The TDC c...
, , ,
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   96(12) 2561-2567   2013年
Open faults are difficult to test since the voltage at the floating line is unpredictable and depends on the voltage at the adjacent lines. The effect of open faults can be easily excited if a test pattern provides the opposite logic value to most...
KONISHI Tomoaki, YOTSUYANAGI Hiroyuki, HASHIZUME Masaki
Trans Jpn Inst Electron Packag   5(1) 26-33   2012年12月
KONDO Shohei, YOTSUYANAGI Hiroyuki, HASHIZUME Masaki
Trans Jpn Inst Electron Packag   4(1) 119-126   2011年12月
橋爪 正樹, 加藤 健二, 四柳 浩之
エレクトロニクス実装学会誌 = Journal of Japan Institute of Electronics Packaging   14(2) 99-102   2011年3月
山崎 浩二, 堤 利幸, 高橋 寛, 樋上 喜信, 相京 隆, 四柳 浩之, 橋爪 正樹, 高松 雄三
電子情報通信学会論文誌. D, 情報・システム   93(11) 2416-2425   2010年11月
回路の微細化や銅配線の導入により,配線やビアの断線の発生頻度が高まっている.そのため,効率的なオープン故障の診断法の開発の重要性が増してきている.本論文では,完全に断線した信号線の論理値が,隣接信号線の論理値のしきい値関数として表される故障励起関数を提案する.次に,この故障励起関数を利用した単一オープン故障の診断法を提案する.この診断法では,故障励起関数を利用して故障信号線を絞り込み,更に故障信号線上の断線位置の推定を行う.計算機実験による性能評価の結果は,ほとんどの故障回路に対して高速に...
YOTSUYANAGI Hiroyuki, YAMAMOTO Masayuki, HASHIZUME Masaki
IEICE transactions on information and systems   E93-D(1) 10-16   2010年1月
In this paper, the scan chain ordering method for BIST-aided scan test for reducing test data and test application time is proposed. In this work, we utilize the simple LFSR without a phase shifter as PRPG and configure scan chains using the compa...
小野 安季良, 一宮 正博, 四柳 浩之, 高木 正夫, 橋爪 正樹
エレクトロニクス実装学会誌   12(2) 137-143   2009年3月
本論文でははんだ付け時に発生するICのリードとプリント配線板のランド間の断線故障を検出する電気的検査法を提案している。その検査法はオープンセンサとしてCMOSゲートICを使用し,検査プローブを検査対象リードに接触させ交流電圧信号を印加したときのセンサの電源電流測定により,断線故障を検出するものである。本論文では,SSIおよびLSIのリードの断線故障検出がその検査法で行えることを実験で明らかにしている。また,その実験でその検出を可能にする交流電圧信号の振幅と周波数を調査し,電源電圧の0.6倍...
高木 正夫, 橋爪 正樹, 一宮 正博, 四柳 浩之
エレクトロニクス実装学会誌   10(3) 219-228   2007年5月
プリント配線板上に実装されたCMOS論理ICのリード浮きを,検査対象リードの上部とプリント配線板の下に検査時にのみ設置した電極間に交流電圧を加え,発生する交流電界で現れる電源電流異常で検出する検査法が提案済みである。しかし,その電極に印加する交流電圧の大きさが何によって決まるのか明らかにされていない。そこで,われわれはCMOS LSIのリード浮き検出を可能にする交流電圧の大きさを実験により調査した。本論文ではその電圧の大きさは検査対象LSIのパッケージの形状,論理しきい値電圧,使用するプリ...
H. Yotsuyanagi, H. Yotsuyanagi, H. Yotsuyanagi, H. Yotsuyanagi, T. Kuchii, S. Nishikawa, S. Nishikawa, M. Hashizume, M. Hashizume, K. Kinoshita, K. Kinoshita
Journal of Electronic Testing: Theory and Applications (JETTA)   21 613-620   2005年12月
In this paper, a new method for reducing scan shifts is presented. Scan design is one of the most popular designs for test method for sequential circuits. However, for circuits with many flip-flops, it requires a long test application time and hig...
月本 功, 橋爪 正樹, 四柳 浩之, 為貞 建臣
エレクトロニクス実装学会誌   8(3) 199-207   2005年5月
本論文では, TTL ICを用いてプリント回路板上に作製した論理回路の電源電流測定による断線故障検出法を提案する。この検出法は使用ICの電源電圧-電源電流特性にばらつきが存在する場合にでも適用可能で, 使用ICの電源電流特性のばらつきを正規分布でモデル化し, 有意差検定法で断線故障を統計的に検出するものである。その故障検出能力を評価するため, TTL SSIを用いて作製したISCAS-85ベンチマーク回路内の信号線の単一断線故障を検出する検査入力を生成し, その故障検出率を調べた。その結果...
HASHIZUME Masaki, MATSUSHIMA Teruyoshi, SHIMAMOTO Takashi, YOTSUYANAGI Hiroyuki, TAMESADA Takeomi, SAKAMOTO Akio
IEICE transactions on fundamentals of electronics, communications and computer sciences   87(6) 1555-1563   2004年6月
A new state reduction method of incompletely specified sequential machines is proposed in this paper. The method is based on a genetic algorithm implementing a dormant mechanism. MCNC benchmark machines are simplified by using this method to evalu...
TAKAGI Masao, HASHIZUME Masaki, ICHIMIYA Masahiro, YOTSUYANAGI Hiroyuki, TAMESADA Takeomi
IEICE transactions on fundamentals of electronics, communications and computer sciences   87(6) 1330-1337   2004年6月
In this paper, a test method is proposed to detect lead opens in CMOS LSIs. The test method is based on supply current which flows when test input vectors and AC electric field are provided from the outside of the ICs. Also, an application method ...
HASHIZUME Masaki, YOTSUYANAGI Hiroyuki, TAMESADA Takeomi
IEICE transactions on information and systems   87(3) 571-579   2004年3月
When a feedback bridging fault occurs in a combinational circuit and it is activated, logical oscillation may occur in the circuit. In this paper, some electrical conditions are proposed to identify whether a feedback bridging fault occurs logical...
YOTSUYANAGI Hiroyuki, HASHIZUME Masaki, TAMESADA Takeomi
IEICE transactions on information and systems   87(3) 537-543   2004年3月
In this paper, test time reduction for IDDQ testing is discussed. Although IDDQ testing is known to be effective to detect faults in CMOS circuit, test time of IDDQ testing is larger than that of logic testing since supply current is measured afte...
YOTSUYANAGI Hiroyuki, IWAKIRI Taisuke, HASHIZUME Masaki, TAMESADA Takeomi
IEICE transactions on information and systems   86(12) 2666-2673   2003年12月
In this paper, supply current testing for detecting open defects in CMOS circuits is discussed. It is known that open defects cause unpredictable faulty effects and are difficult to be detected. In our test method, an AC electric field is applied ...
橋爪 正樹, 田坂 英司, 四柳 浩之, 為貞 建臣, 茅原 敏広, 森田 郁朗, 大家 隆弘
エレクトロニクス実装学会誌   6(7) 564-572   2003年11月
CMOSマイクロプロセッサを用いてプリント配線板上に実現したマイクロコンピュータに発生するブリッジ故障を検査プログラム実行時の電源電流測定により検出する検査法を,本論文では提案している。その検査法を商用のボイラ制御用マイクロコンピュータ回路の検査に適用し,使用ICの隣合う2本のピン間の単一ブリッジ故障の98.7%を検査時間326msecで検出できることを実験で明らかにしている。また,本検査法での検査時に実行させる検査プログラムの開発支援ツールがマイクロプロセッサのデータシート内で公開されて...

Misc

 
神原東風, 四柳浩之, 橋爪正樹
電子情報通信学会大会講演論文集(CD-ROM)   2017 ROMBUNNO.D‐10‐5   2017年3月
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© 2016 IEEE.Resistive open defects in 3D ICs may change into hard open ones. In this paper, a built-in test circuit is proposed to monitor the changing process of the resistive open defects occurring at interconnects between dies embedding an IEEE...
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伊喜利勇貴, 南原康亮, 四柳浩之, 橋爪正樹, LU Shyue‐Kung
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Takumi Miyabe, Masaki Hashizume, Hiroyuki Yotsuyanagi, Shyue Kung Lu, Zvi Roth
2016 International Conference on Electronics Packaging, ICEP 2016   451-455   2016年6月
© 2016 The Japan Institute of Electronics Packaging.In this paper, a built-in electrical test circuit is proposed to detect an open defect at an interconnect between a land on a printed circuit board and an IC. The test circuit is made of an integ...

書籍等出版物

 
オーム社   2008年11月   ISBN:4274206327

担当経験のある科目

 
 

競争的資金等の研究課題

 
文部科学省: 科学研究費補助金(基盤研究(C))
研究期間: 2012年 - 2014年    代表者: 四柳 浩之
本研究では,LSIチップ内部およびLSIチップ間接続で発生する遅延故障を検出するための検査容易化回路の研究を行っている。平成24年度は,次の6項目についての研究を行った。1.以前試作した遅延故障検査容易化設計ICの測定結果とシミュレーションとの比較を行った。結果をもとに,チップ間ばらつきの影響を踏まえて,遅延付加ゲートのゲート遅延値と検出可能な遅延故障サイズの概算を行った。2. 提案する検査容易化設計の制御回路を改良した。これにより,観測時の初期値設定を0,1ともに可能とした。また,観測時...
文部科学省: 科学研究費補助金(基盤研究(C))
研究期間: 2015年 - 2017年    代表者: 四柳 浩之
順序論理回路のテストシンセシスに関する研究
論理回路の検査容易化設計
LSIの電流テストに関する研究