大澤隆 (Takashi Ohsawa) - マイポータル

基本情報

所属: 早稲田大学大学院情報生産システム研究科教授

学位: 博士（工学）(筑波大学)

研究者番号: 10613391
J-GLOBAL ID: 201801020543800146
researchmap会員ID: B000304117

外部リンク: https://www.waseda.jp/fsci/gips/other/2017/03/31/7685/

研究分野

情報通信 / 計算機システム /

受賞

2012年9月

SSDM Paper Award, International Conference on Solid State Devices and Materials (SSDM)

大澤隆
2003年2月

The Takuo Sugano Award, IEEE International Solid-State Circuits Confenetce

大澤隆

論文

Compact model of magnetic tunnel junctions for SPICE simulation based on switching probability

Haoyan Liu, Takashi Ohsawa

IEICE Transactions on Electronics E104C(3) 121-127 2021年3月1日
Co-Design of Binary Processing in Memory ReRAM Array and DNN Model Optimization Algorithm

Yue Guan, Takashi Ohsawa

IEICE TRANSACTIONS ON ELECTRONICS E103C(11) 685-692 2020年11月
Array Design of High-Density Emerging Memories Making Clamped Bit-Line Sense Amplifier Compatible with Dummy Cell Average Read Scheme

Ziyue Zhang, Takashi Ohsawa

IEICE TRANSACTIONS ON ELECTRONICS E103C(8) 372-380 2020年8月
Cell Array Design with Row-Driven Source Line in Block Shunt Architecture Applicable to Future 6F(2) 1T1MTJ Memory

Tongshuang Huang, Takashi Ohsawa

2019 INTERNATIONAL SYMPOSIUM ON VLSI TECHNOLOGY, SYSTEMS AND APPLICATION (VLSI-TSA) 2019年
User-Friendly Compact Model of Magnetic Tunnel Junctions for Circuit Simulation Based on Switching Probability

Haoyan Liu, Takashi Ohsawa

2019 INTERNATIONAL SYMPOSIUM ON VLSI DESIGN, AUTOMATION AND TEST (VLSI-DAT) 2019年
A new read scheme for high-density emerging memories

Takashi Ohsawa

IEICE Transactions on Electronics E101C(6) 423-429 2018年6月1日
Power-gated 32 bit microprocessor with a power controller circuit activated by deep-sleep-mode instruction achieving ultra-low power operation

Hiroki Koike, Takashi Ohsawa, Sadahiko Miura, Hiroaki Honjo, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

JAPANESE JOURNAL OF APPLIED PHYSICS 54(4) 2015年4月
A 500ps/8.5ns Array Read/Write Latency 1Mb Twin 1T1MTJ STT-MRAM designed in 90nm CMOS/40nm MTJ Process with Novel Positive Feedback S/A Circuit

T. Ohsawa, S. Miura, H. Honjo, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

International Conference on Solid State Dvices and Materails (SSDM) A-8-3 2014年9月9日査読有り
磁気ランダムアクセスメモリ（MRAM）の最新技術動向

小池洋紀, 大澤隆, 池田正二, 羽生貴弘, 大野英男, 遠藤哲郎

電子情報通信学会2014年ソサイエティ大会エレクトロニクス講演論文集2 CT-1-3 SS-6-9 2014年9月1日招待有り
Trend of tunnel magnetoresistance and variation in threshold voltage for keeping data load robustness of metal-oxide-semiconductor/magnetic tunnel junction hybrid latches

T. Ohsawa, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

JOURNAL OF APPLIED PHYSICS 115(17) 2014年5月
Studies on read-stability and write-ability of fast access STT-MRAMs

T. Ohsawa, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

2014 International Symposium on VLSI Technology, Systems and Application (VLSI-TSA) 1-2 2014年4月28日査読有り
1.5ns/2.1nsのランダム読出／書込サイクル時間を達成した不揮発性混載メモリ用1Mb STT-MRAM －6T2MTJセルにバックグラウンド書き込み（BGW）方式を適用

大澤隆, 小池洋紀, 三浦貞彦, 木下啓藏, 本庄弘明, 池田正二, 羽生貴弘, 大野英男, 遠藤哲郎

信学技報 114(13) 33-38 2014年4月17日査読有り招待有り
MTJベース不揮発フリップフロップを用いた3μsec-Entry/Exit 遅延時間のマイクロプロセッサ

小池洋紀, 崎村昇, 根橋竜介, 辻幸秀, 森岡あゆ香, 三浦貞彦, 本庄弘明, 杉林直彦, 大澤隆, 池田正二 …

信学技報 114(13) 85-90 2014年4月17日査読有り招待有り
Wide operational margin capability of 1 kbit spin-transfer-torque memory array chip with 1-PMOS and 1-bottom-pin-magnetic-tunnel-junction type cell

Hiroki Koike, Takashi Ohsawa, Sadahiko Miura, Hiroaki Honjo, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

JAPANESE JOURNAL OF APPLIED PHYSICS 53(4) 2014年4月
Power reduction by power gating in differential pair type spin-transfer-torque magnetic random access memories for low-power nonvolatile cache memories

Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

JAPANESE JOURNAL OF APPLIED PHYSICS 53(4) 2014年4月
A two-transistor bootstrap type selective device for spin-transfer-torque magnetic tunnel junctions

Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

JAPANESE JOURNAL OF APPLIED PHYSICS 53(4) 2014年4月
A Power-Gated MPU with 3-microsecond Entry/Exit Delay using MTJ-Based Nonvolatile Flip-Flop

Hiroki Koike, Takashi Ohsawa, Noboru Sakimura, Ryusuke Nebashi, Yukihide Tsuji, Ayuka Morioka, Katsuya Miura, Hiroaki Honjo, Tadahiko Sugibayashi, Shoji Ikeda …

IEEE Asian Solid-State Circuits Conference (ASSCC2013) 317-320 2013年11月11日査読有り
Trend of TMR and Variation in Vth for Keeping Data Load Robustness of MOS/MTJ Hybrid Latches

Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

The 58th Annual Magnetism and Magnetic Materials Conference (MMM2013) GT-10 693-693 2013年11月4日査読有り
MTJ resistance distribution and its bit error rate of 1-kbit 1T-1MTJ STT-MRAM cell arrays fabricated on a 300-mm wafer

H. Koike, T. Ohsawa, S. Miura, H. Honjo, S. Ikeda, T. Hanyu, H. Ohno

58th Annual Conference on Magnetism & Magnetic Materials Abstract 2013年11月査読有り
Strategy of STT-MRAM Cell Design and Its Power Gating Technique for Low-Voltage and Low-Power Cache Memories

Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetuso Endoh

2013 International Conference on Solid State Devices and Materials (SSDM) M-7-1 1090-1091 2013年9月24日査読有り

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MISC

招待講演 3次元構造とスピントロニクスによる半導体メモリの新展開

遠藤哲郎, 大澤隆, 小池洋紀

半導体・集積回路技術シンポジウム講演論文集 = Proceedings of Symposium on Semiconductors and Integrated Circuits Technology 77 35-40 2013年7月11日
依頼講演 32ビット細粒度パワーゲーティングを使った不揮発性混載用1Mb 4T2MTJ STT-RAM : 1.0ns/200psのWake-up/Power-off時間を達成 (集積回路)

遠藤哲郎, 大澤隆, 小池洋紀, 三浦貞彦, 本庄弘明, 徳留圭一, 池田正二, 羽生貴弘, 大野英男

電子情報通信学会技術研究報告 : 信学技報 113(1) 27-32 2013年4月11日
シリコン不揮発性メモリ技術の限界を突破するスピントルク注入型磁気メモリの最新動向

遠藤哲郎, 大澤隆, 小池洋紀, 羽生貴弘, 笠井直記, 大野英男

電子情報通信学会誌 (平成24年11月号) 2012年11月1日
STT-MRAM for future high performance Nonvolatile memory

遠藤哲郎, 大澤隆, 小池洋紀, 羽生貴弘, 笠井直記, 大野英男

電子情報通信学会誌 (平成24年11月号) 2012年11月1日
単一FETセルを用いたSOI DRAM

大澤隆

應用物理 75(9) 1131-1135 2006年9月10日
バイエルンにおける農民レーテ運動とその前提

大澤隆

新潟史学 33 43-66 1994年10月
社会福祉制度改革と福祉実践 : 地方自治体からみる課題(<特集>社会福祉制度改革と福祉実践)

大澤隆

社会福祉学 31(1) 81-97 1990年6月1日

書籍等出版物

Floating Body Cell ---- A Novel Capacitorless DRAM Cell ----

大澤隆 (担当:共著, 範囲:pp. 1-111, pp. 113-116, pp. 127-254 (total 254 pages))

Pan Stanford Publishing Pte. Ltd. 2012年

講演・口頭発表等

Co-design of DNN Model Optimization for Binary ReRAM Array In-memory Processing

Yue Guan, Takashi Ohsawa

Proceedings of Technical Program - IEEE 2019 11th International Memory Workshop, Monterey, USA 2019年5月12日
User-Friendly Compact Model of Magnetic Tunnel Junctions for Circuit SImulation Based on Switching Probability

Haoyan Liu, Takashi Ohsawa

Proceedings of Technical Program - 2019 International Symposium on VLSI Design, Automation and Test, VLSI-DAT 2019 2019年4月22日
Accurate Meassurement of Sneak Current in ReRAM Crossbar Array with Data Storage Pattern Dependencies

Yaqi Shang, Takashi Ohsawa

Proceedings of Technical Program - 2019 International Symposium on VLSI Technology, Systems and Applications, VLSI-TSA 2019 2019年4月22日
Cell Array Design with Row-Driven Source Line in Block Shunt Architecture Applicable to Future 6F2 1T1MTJ Memory

Tongshuang Huang, Takashi Ohsawa

Proceedings of Technical Program - 2019 International Symposium on VLSI Technology, Systems and Applications, VLSI-TSA 2019 2019年4月22日
Studies on read-stability and write-ability of fast access STT-MRAMs

Takashi Ohsawa, Takashi Ohsawa, Shoji Ikeda, Shoji Ikeda, Takahiro Hanyu, Takahiro Hanyu, Takahiro Hanyu, Hideo Ohno, Hideo Ohno, Hideo Ohno, Tetsuo Endoh, Tetsuo Endoh, Tetsuo Endoh

Proceedings of Technical Program - 2014 International Symposium on VLSI Technology, Systems and Application, VLSI-TSA 2014 2014年1月1日
A power-gated MPU with 3-microsecond entry/exit delay using MTJ-based nonvolatile flip-flop

H. Koike, T. Ohsawa, S. Ikeda, S. Ikeda, T. Hanyu, T. Hanyu, H. Ohno, H. Ohno, T. Endoh, T. Endoh, N. Sakimura, N. Sakimura, R. Nebashi, Y. Tsuji, A. Morioka, S. Miura, H. Honjo, T. Sugibayashi

Proceedings of the 2013 IEEE Asian Solid-State Circuits Conference, A-SSCC 2013 2013年12月1日
A 1.5nsec/2.1nsec random read/write cycle 1Mb STT-RAM using 6T2MTJ cell with background write for nonvolatile e-memories

T. Ohsawa, S. Miura, K. Kinoshita, H. Honjo, S. Ikeda, S. Ikeda, T. Hanyu, T. Hanyu, H. Ohno, H. Ohno, T. Endoh, T. Endoh, T. Endoh

IEEE Symposium on VLSI Circuits, Digest of Technical Papers 2013年9月17日
A 1-Mb STT-MRAM with zero-array standby power and 1.5-ns quick wake-up by 8-b fine-grained power gating

Takashi Ohsawa, Shoji Ikeda, Shoji Ikeda, Takahiro Hanyu, Takahiro Hanyu, Hideo Ohno, Hideo Ohno, Tetsuo Endoh, Tetsuo Endoh, Tetsuo Endoh

2013 5th IEEE International Memory Workshop, IMW 2013 2013年9月16日
A 1.5nsec/2.1nsec random read/write cycle 1Mb STT-RAM using 6T2MTJ cell with background write for nonvolatile e-memories

T. Ohsawa, S. Miura, K. Kinoshita, H. Honjo, S. Ikeda, S. Ikeda, T. Hanyu, T. Hanyu, H. Ohno, H. Ohno, T. Endoh, T. Endoh, T. Endoh

Digest of Technical Papers - Symposium on VLSI Technology 2013年9月9日
High-speed simulator including accurate MTJ models for spintronics integrated circuit design

Noboru Sakimura, Ryusuke Nebashi, Yukihide Tsuji, Hiroaki Honjo, Tadahiko Sugibayashi, Hiroki Koike, Takashi Ohsawa, Shunsuke Fukami, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

ISCAS 2012 - 2012 IEEE International Symposium on Circuits and Systems 2012年9月28日
1Mb 4T-2MTJ nonvolatile STT-RAM for embedded memories using 32b fine-grained power gating technique with 1.0ns/200ps wake-up/power-off times

T. Ohsawa, H. Koike, S. Miura, H. Honjo, K. Tokutome, S. Ikeda, S. Ikeda, T. Hanyu, T. Hanyu, H. Ohno, H. Ohno, T. Endoh, T. Endoh, T. Endoh

IEEE Symposium on VLSI Circuits, Digest of Technical Papers 2012年9月28日
Restructuring of memory hierarchy in computing system with spintronics-based technologies

Tetsuo Endoh, Tetsuo Endoh, Tetsuo Endoh, Takashi Ohsawa, Hiroki Koike, Takahiro Hanyu, Takahiro Hanyu, Hideo Ohno, Hideo Ohno

Digest of Technical Papers - Symposium on VLSI Technology 2012年9月27日
A 600MHz MTJ-based nonvolatile latch making use of incubation time in MTJ switching

T. Endoh, T. Endoh, T. Endoh, S. Togashi, S. Togashi, F. Iga, F. Iga, Y. Yoshida, Y. Yoshida, T. Ohsawa, H. Koike, S. Fukami, S. Ikeda, S. Ikeda, N. Kasai, N. Sakimura, T. Hanyu, T. Hanyu, H. Ohno, H. Ohno

Technical Digest - International Electron Devices Meeting, IEDM 2011年12月1日
Array architecture of floating body cell (FBC) with quasi-shielded open bit line scheme for sub-40nm node

Katsuyuki Fujita, Takashi Ohsawa, Ryo Fukuda, Fumiyoshi Matsuoka, Tomoki Higashi, Tomoaki Shino, Yohji Watanabe

Proceedings - IEEE International SOI Conference 2008年12月24日
Scaling scenario of floating body cell (FBC) suppressing V<inf>th</inf> variation due to random dopant fluctuation

Hironobu Furuhashi, Tomoaki Shino, Takashi Ohsawa, Fumiyoshi Matsuoka, Tomoki Higashi, Yoshihiro Minami, Hiroomi Nakajima, Katsuyuki Fujita, Ryo Fukuda, Takeshi Hamamoto, Akihiro Nitayama

Proceedings - IEEE International SOI Conference 2008年12月24日
Autonomous refresh of floating body cell (FBC)

Takashi Ohsawa, Ryo Fukuda, Tomoki Higashi, Katsuyuki Fujita, Fumiyoshi Matsuoka, Tomoaki Shino, Hironobu Furuhashi, Yoshihiro Minami, Hiroomi Nakajima, Takeshi Hamamoto, Yohji Watanabe, Akihiro Nitayama, Tohru Furuyama

Technical Digest - International Electron Devices Meeting, IEDM 2008年12月1日
Overview and future challenges of floating Body RAM (FBRAM) technology for 32nm technology node and beyond

Takeshi Hamamoto, Takashi Ohsawa

ESSDERC 2008 - Proceedings of the 38th European Solid-State Device Research Conference 2008年1月1日
FBC's potential of 6F²single cell operation in multi-gbit memories confirmed by a newly developed method for measuring signal sense margin

Fumiyoshi Matsuoka, Takashi Ohsawa, Tomoki Higashi, Hironobu Furuhashi, Kosuke Hatsuda, Katsuyuki Fujita, Ryo Fukuda, Nobuyuki Ikumi, Tomoaki Shino, Yoshihiro Minami, Hiroomi Nakajima, Takeshi Hamamoto, Akihiro Nitayama, Yohji Watanabe

Technical Digest - International Electron Devices Meeting, IEDM 2007年12月1日
Floating body RAM technology and its scalability to 32nm node and beyond

Tomoaki Shino, Naoki Kusunoki, Tomoki Higashi, Takashi Ohsawa, Katsuyuki Fujita, Kosuke Hatsuda, Nobuyuki Ikumi, Fumiyoshi Matsuoka, Yasuyuki Kajitani, Ryo Fukuda, Yoji Watanabe, Yoshihiro Minami, Atsushi Sakamoto, Jun Nishimura, Hiroomi Nakajima, Mutsuo Morikado, Kazumi Inoh, Takeshi Hamamoto, Akihiro Nitayama

Technical Digest - International Electron Devices Meeting, IEDM 2006年12月1日
A 128Mb floating body RAM(FBRAM) on SOI with multi-averaging scheme of dummy cell

Takashi Ohsawa, Tomoki Higashi, Katsuyuki Fujita, Kosuke Hatsuda, Nobuyuki Ikumi, Tomoaki Shino, Hiroomi Nakajima, Yoshihiro Minami, Naoki Kusunoki, Atsushi Sakamoto, Jun Nishimura, Takeshi Hamamoto, Shuso Fujii

IEEE Symposium on VLSI Circuits, Digest of Technical Papers 2006年12月1日

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共同研究・競争的資金等の研究課題

盲目的学習アルゴリズムとそれに基づき自己学習可能なニューラルネットワークエンジン

日本学術振興会科学研究費助成事業基盤研究(C) 2020年4月 - 2023年3月

大澤隆

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共同研究・競争的資金等の研究課題

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