多和田 雅師

A-3-7 不揮発メモリを対象に最悪書込みビット数削減と誤り訂正を両立する一対多符号構成手法(A-3.VLSI設計技術,一般セッション) 

電子情報通信学会基礎・境界ソサイエティ/NOLTAソサイエティ大会講演論文集 2015 52-52 2015年8月25日  

Code Generation Limiting Maximum and Minimum Hamming Distances for Non-Volatile Memories 

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences 98(12) 2484-2493 2015年  

ECC-Based Bit-Write Reduction Code Generation for Non-Volatile Memory 

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences 98(12) 2494-2504 2015年  

Bit-Write-Reducing and Error-Correcting Code Generation by Clustering Error-Correcting Codewords for Non-Volatile Memories 

2015 IEEE/ACM INTERNATIONAL CONFERENCE ON COMPUTER-AIDED DESIGN (ICCAD) 682-689 2015年  査読有り

不揮発メモリの書き込み削減手法のための小面積なエンコーダ/デコーダ回路構成(設計手法(2),デザインガイア2014-VLSI設計の新しい大地-) 

電子情報通信学会技術研究報告. VLD, VLSI設計技術 114(328) 227-232 2014年11月  

不揮発メモリを対象とした最大ハミング距離と最小ハミング距離を制約した符号による書き込み手法のエネルギー評価(設計手法(2),デザインガイア2014-VLSI設計の新しい大地-) 

電子情報通信学会技術研究報告. VLD, VLSI設計技術 114(328) 221-226 2014年11月  

クラスタリングによる高速なリソグラフィ照明形状最適化(リソグラフィ,システムオンシリコンを支える設計技術) 

電子情報通信学会技術研究報告. VLD, VLSI設計技術 113(454) 105-110 2014年2月  

不揮発メモリを対象とした書き込み削減手法のエネルギー評価(低消費電力技術,デザインガイア2013-VLSI設計の新しい大地-) 

電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 113(321) 141-146 2013年11月  

最大ハミング距離を制限した符号とこれを用いた不揮発メモリの書き込み削減手法(システムと信号処理及び一般) 

電子情報通信学会技術研究報告. MSS, システム数理と応用 113(121) 95-100 2013年7月  

IL1およびIL2キャッシュに不揮発メモリを利用した二階層キャッシュにおける消費エネルギーの評価(システムと信号処理及び一般) 

電子情報通信学会技術研究報告. MSS, システム数理と応用 113(121) 89-94 2013年7月  

2コアアーキテクチャを対象とするトレースベースキャッシュシミュレーションの精度評価(システムレベル設計技術,組込み技術とネットワークに関するワークショップETNET2013) 

電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 112(482) 85-90 2013年3月  

A high-speed trace-driven cache configuration simulator for dual-core processor L1 caches 

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E96-A(6) 1283-1292 2013年  

A-3-1 キャッシュ構成の高速シミュレーションを利用したIL1およびUL2キャッシュに不揮発メモリ(A-3.VLSI設計技術,一般セッション) 

電子情報通信学会ソサイエティ大会講演論文集 2012 48-48 2012年8月  

2コアプロセッサL1キャッシュ構成の正確で高速なシミュレーション手法(設計技術,組込み技術とネットワークに関するワークショップETNET2012) 

電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 111(462) 13-18 2012年2月  

A-3-11 2コアプロセッサアーキテクチャを対象とする正確なキャッシュ構成シミュレーションの高速化に対する一考察(A-3.VLSI設計技術,一般セッション) 

電子情報通信学会ソサイエティ大会講演論文集 2011 85-85 2011年8月  

Speeding-up exact and fast FIFO-based cache configuration simulation 

IEICE ELECTRONICS EXPRESS 8(14) 1161-1167 2011年7月  査読有り

柔軟な置換ポリシをもつ2階層キャッシュの正確で高速なシミュレーション手法(プロセッサ設計,システムオンシリコンを支える設計技術) 

電子情報通信学会技術研究報告. VLD, VLSI設計技術 110(432) 13-18 2011年2月  

FIFOをキャッシュ置換ポリシとする正確なキャッシュ構成シミュレーションの高速化(プロセッサ設計,デザインガイア2010-VLSI設計の新しい大地-) 

電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 110(317) 55-60 2010年11月