五島 正裕

Razor is the most famous technique for timing fault detection/recovery. In this paper, we apply Razor to a RISC-V core, Rocket. Rocket is kind of an out-of-order scalar processor, which causes problems with Razor. We clarify the problem and show h...

The region that includes the register file is a hot spot in high-performance cores that limits the clock frequency. Although multibanking drastically reduces the area and energy consumption of the register files of superscalar processor cores, it ...

FF を用いた回路をラッチを用いた回路に変換する問題は，最小カット問題の一種に帰着する．ただしこの際，始点から終点に至るすべての道にカット・エッジをただ 1つ含むという制約がある．既存の最小カット・アルゴリズムでは，この制約を満たすことができない．本稿では，この制約が，カットが逆方向カット・エッジを含まないことと等価であることを証明し，逆方向カット・エッジのない最小カットを見つけるアルゴリズムを提案する．このアルゴリズムにおいて最もオーダが大きい部分は既存の最大フロー・アルゴリズムであり，...

A tightly coupled heterogeneous core (TCHC) has heterogeneous execution units with different characteristics inside the core. The composite core (CC) and the front-end execution architecture (FXA) are examples of state-of-the-art TCHCs. These TCHC...

ワースト・ケースより平均的ケースにおける遅延に基づいた動作を実現する手法の一つとして，我々は動的タイム・ボローイングを可能にするクロッキング方式を提案している．このクロッキング方式は，動的なばらつき対策手法である動的タイミング・フォールト検出と二相ラッチによるクロッキング方式の組み合わせにより実現され，動作時にステージ間で実効的な回路遅延を融通することで，ティピカル・ケースに基づく速度で回路を動作させることが可能になる．本論文では，FPGA 上の34-bit のリプル・キャリー・アダーを用...

Transactional memory is a promising paradigm for shared memory parallel programming model. Effective transaction scheduling is very important for transactional memory systems, and a substantial body of work has been conducted. We have proposed a t...