近年，高齢化社会の進展に伴う難聴者の増加により，デジタル信号処理回路 (DSP) を内蔵したデジタル補聴器が広く普及している．この種のデジタル補聴器の高機能化に伴って，DSP への演算負荷が増大しており，その電池寿命は数曰程度に留まっているのが現状である．そこで本研究では，デジタル補聴器用 DSP の大部分を占める積和演算回路への応用を前提として，直列乗算器と非同期式回路を併用した小面積かつ低消費電力な乗算器の構成法を提案する．まず，直列乗算器の非同期化については，クロックゲーティングに基づいたリングオシレータを用いて束データ方式と同等の制御を簡便に実現する．次に，乗数が零である場合における無効な演算を省略することにより，演算の高速化および動的な消費電力の低減を図る．そして，これに基づいた直列乗算器を設計し，シミュレーションにより所望の動作を確認するとともに，FPGA を対象とした消費電力解析を通じてその有効性を確認している．Recently, digital hearing aids with digital signal processor (DSP) become widely used because of in creasing of hearing impaired people caused by population aging. The high functionality of a digital hearing aid puts a heavy load on its DSP, and thus its battery life is limited to only few days. Since multiply accumulate unit account for a large part of DSP, we propose an architecture of area and power saving multiplier circuit which is obtained as an asynchronous serial multiplier. We can provide a control scheme equivalent to bundled data protocol by using a clock gated ring oscillator on a serial multiplier. In addition, the proposed multiplier can skip unnecessary operations where zero is multiplied and can reduce computation time and power consumption. We designed the asynchronous serial multiplier and exhibited the simulation results that showed the intended behavior. We also showed the effectiveness of the proposed multiplier through power consumption analysis on FPGA.