Masato Motomura

Profile Information

Affiliation: 教授 (研究ユニットリーダー), 科学技術創成研究院, 東京工業大学

Degree: 博士(工学)

J-GLOBAL ID: 201301050293132338
researchmap Member ID: B000226523

External link: http://kaken.nii.ac.jp/d/r/90574286.ja.html

‘87年京都大学理学部修士、’96年同博士(工学)。’87年よりNECにてリコンフィギュラブルハードウェア、オンチップマルチプロセッサ等の研究開発と事業化に従事。’92年MIT客員研究員。’11年より北海道大学教授。リコンフィギュラブルアーキテクチャ／人工知能向けハードウェアアーキテクチャの研究などに従事。IEICE/IPSJ/IEEEに所属。’92年IEEE JSSC Best Paper Award、’99年IPSJ年間最優秀論文、’11年IEICE業績賞、’18年ISSCC Silkroad Awardを各受賞。

Research Interests

Research Areas

Research History

Apr, 2016 - Present

Research Institute for Electronic Science, Hokkaido University
Apr, 2011 - Present

教授, 北海道大学大学院・情報科学研究科
Apr, 1987 - Mar, 2011

NEC(日本電気株式会社)/NECエレクトロニクス
Aug, 1991 - Nov, 1992

Visiting Researcher, Laboratory for Computer Science,, Massachusetts Institute of Technology,

Education

Apr, 1985 - Mar, 1987

理学研究科物理学第一教室, 京都大学大学院
Apr, 1981 - Mar, 1985

Faculty of Science, Kyoto University

Committee Memberships

Apr, 2017 - Present

リコンフィギャラブル研究会委員長, 電子情報通信学会
2017 - Present

次世代コンピューティング技術プロジェクト, 日本工学アカデミー
2017 - Present

Executive Committee Member, Symposium on VLSI Circuits
2016 - Present

VDEC全国運営協議会委員, 東京大学
Dec, 2017 - Mar, 2019

技術委員, NEDO
2018 - 2019

Digital Architecture and System Subcommittee member, ISSCC
2015 - 2019

JSSC Associate Editor, IEEE
Apr, 2013 - Mar, 2018

集積回路研究会専門委員, 電子情報通信学会
Apr, 2013 - Mar, 2017

リコンフィギャラブル研究会副委員長, 電子情報通信学会
2016 - 2017

Technology Direction Subcommittee member, ISSCC
2016 - 2017

Symposium Chair, Symposium on VLSI Circuits
2014 - 2015

Program Chair, Symposium on VLSI Circuits
2012 - 2013

Short Course Chair, Symposium on VLSI Circuits

Awards

May, 2018

LSIとシステムのワークショップ2018 - ICDポスター賞（学生部門）最優秀賞, ディザ拡散を用いた組み込み向け二値化ニューラルネットワークの高精度化手法の検討, 電子情報通信学会

安藤洸太, 植吉晃大, 大羽由華, 廣瀨一俊, 植松瞭太, 工藤巧, 池辺将之, 浅井哲也, 高前田伸也, 本村真人
May, 2018

Academic Research Award, FPGA実装に向けた大局・局所適応型輝度補正技術によるFull-HD60FPS動作実証, IEEE SSCS Japan Chapter

島田武, Ambalathankandy P, 高前田伸也, 本村真人, 浅井哲也, 池辺将之, 吉田嵩志
Mar, 2018

Exploring CNN accelerator design space on a dynamically reconfigurable hardware platform, Exploring CNN accelerator design space on a dynamically reconfigurable hardware platform

Masato Motomura
Feb, 2018

2018 Silkroad Award, QUEST: A 7.49-TOPS Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96MB 3D SRAM using Inductive-Coupling Technology in 40nm CMOS,, ISSCC

Masato MotomuraUeyoshi K, Ando K, Hirose K, Takamaeda-Yamazaki S, Kadomoto J, Miyata T, Hamada M, Kuroda T, Motomura M
Nov, 2017

システム・アーキテクチャ研究会若手奨励賞, 高次数イジングネットワークの時分割処理方式の検討, 情報処理学会

山本佳生, 熊澤輝顕, 池辺将之, 浅井哲也, 本村真人, 高前田伸也
Sep, 2017

リコンフィギャラブルシステム研究会優秀講演賞, 二値化ニューラルネットワークアクセラレータのアーキテクチャ検討, 電子情報通信学会

安藤洸太, 植吉晃大, 廣瀨一俊, 折茂健太郎, 植松瞭太, 高前田伸也, 池辺将之, 浅井哲也, 本村真人
Jul, 2017

コンピュータシステム研究会研究会優秀若手講演賞, 対数量子化による深層ニューラルネットワークのメモリ量削減, 電子情報通信学会

廣瀨一俊, 植松瞭太, 安藤洸太, 折茂健太郎, 植吉晃大, 高前田伸也, 池辺将之, 浅井哲也, 本村真人
Jul, 2017

アーキテクチャ研究会若手奨励賞, 対数量子化による深層ニューラルネットワークのメモリ量削減, 情報処理学会システム

廣瀨一俊, 植松瞭太, 安藤洸太, 折茂健太郎, 植吉晃大, 高前田伸也, 池辺将之, 浅井哲也, 本村真人
Mar, 2017

NSCP'17 Student Paper Award, 6-DoF camera-position and posture estimation based on local patches of image sequence, The Research Institute of Signal Processing

Tsuji T, Ikebe M, Takamaeda-Yamazaki S, Motomura M, Asai T
Mar, 2017

2017年電子情報通信学会総合大会学生奨励賞, アンチエイリアシングによるUHDTV向け単一画像超解像のFPGA実装, 電子情報通信学会

草野穂高, 池辺将之, 浅井哲也, 本村真人
Sep, 2016

優秀講演賞, 深層畳込みニューラルネットワークに向けたデータ流再構成型演算器アレイアーキテクチャ, 電子情報通信学会リコンフィギャラブルシステム研究会

安藤洸太, 折茂健太郎, 植吉晃大, 浅井哲也, 本村真人
Nov, 2015

STARCフォーラム2015 優秀ポスター賞, アンチエイリアジングを用いた4K/8K対応の低メモリ・高速単一画像超解像, STARC

本村真人草野, 穂高, 池辺将之, 浅井哲也, 本村真人
Mar, 2015

Best Paper Award, Impact of noise on spike transmission through serially-connected electrical FitzHugh-Nagumo circuits with subthreshold and suprathreshold interconductances

Masato Motomura
Oct, 2014

Best Student Paper Award, Hardware architecture for accelerating key-value retrieval implemented on FPGA, Korea Joint Workshop on Complex Communication Sciences
Jun, 2014

優秀若手講演賞, 二重キャッシングによるMemcached高速化の提案, 電子情報通信学会コンピュータシステム研究会

福田駿エリック, 定久紀基, 井上浩明, 竹中崇, 浅井哲也, 本村真人
May, 2014

ICDポスター賞（学生部門）優秀賞, 統計的解析法に耐性のあるステガノグラフィアルゴリズムとそのFPGA実装, LSIとシステムのワークショップ2014

石村憲意, 小室勝郎, Schmid Alexandre, 浅井哲也, 本村真人
Mar, 2014

NSCP'14 Student Paper Award, FPGA-based design for motion-vector estimation exploiting high-speed imaging and its application to machine learning, The Research Institute of Signal Processing
Oct, 2013

Best Student Paper Award, Asynchronous digital circuit design using noise-driven stochastic gates, 2013 International Symposium on Nonlinear Theory and its Applications

Gonzalez-Carabarin L, Asai T, Motomura M
May, 2013

ICD優秀ポスター賞, 省メモリ指向一枚超解像アーキテクチャとそのFPGA実装, LSIとシステムのワークショップ2013

大平貴徳, 真田祐樹, 築田聡史, 五十嵐正樹, 池辺将之, 浅井哲也, 本村真人
Mar, 2013

NSCP'13 Student Paper Award, FPGA implementation of single-image super resolution based on frame-bufferless box filtering, The Research Institute of Signal Processing

Sanada Y, Ohira T, Chikuda S, Igarashi M, Ikebe M, Asai T, Motomura M

Papers

A GPU-Based Ising Machine With a Multi-Spin-Flip Capability for Constrained Combinatorial Optimization

Satoru Jimbo, Tatsuhiko Shirai, Nozomu Togawa, Masato Motomura, Kazushi Kawamura

IEEE Access, 12 43660-43673, 2024
Toward Improving Ensemble-Based Collaborative Inference at the Edge

Shungo Kumazawa, Jaehoon Yu, Kazushi Kawamura, Thiem Van Chu, Masato Motomura

IEEE Access, 12 6926-6940, 2024
Pianissimo: A Sub-mW Class DNN Accelerator With Progressively Adjustable Bit-Precision

Junnosuke Suzuki, Jaehoon Yu, Mari Yasunaga, Ángel López García-Arias, Yasuyuki Okoshi, Shungo Kumazawa, Kota Ando, Kazushi Kawamura, Thiem Van Chu, Masato Motomura

IEEE Access, 12 2057-2073, 2024
A Highly Accurate and Parallel Vision MLP FPGA Accelerator based on FP7/8 SIMD Operations

Mari Yasunaga, Junnosuke Suzuki, Masato Watanabe, Kazushi Kawamura, Thiem Van Chu, Jaehoon Yu, Masato Motomura

2023 IEEE 16th International Symposium on Embedded Multicore/Many-core Systems-on-Chip (MCSoC), Dec 18, 2023
A Fully-Parallel Annealing Algorithm with Autonomous Pinning Effect Control for Various Combinatorial Optimization Problems

Daiki OKONOGI, Satoru JIMBO, Kota ANDO, Thiem Van CHU, Jaehoon YU, Masato MOTOMURA, Kazushi KAWAMURA

IEICE Transactions on Information and Systems, E106.D(12) 1969-1978, Dec 1, 2023
Pianissimo: A Sub-mW Class DNN Accelerator with Progressive Bit-by-Bit Datapath Architecture for Adaptive Inference at Edge

Junnosuke Suzuki, Jaehoon Yu, Mari Yasunaga, Ángel López García-Arias, Yasuyuki Okoshi, Shungo Kumazawa, Kota Ando, Kazushi Kawamura, Thiem Van Chu, Masato Motomura

2023 IEEE Symposium on VLSI Technology and Circuits (VLSI Technology and Circuits), Jun 11, 2023
Decision Forest Training Accelerator Based on Binary Feature Decomposition

Thiem Van Chu, Yu Mizutani, Yuta Nagahara, Shungo Kumazawa, Kazushi Kawamura, Jaehoon Yu, Masato Motomura

2023 IEEE 31st Annual International Symposium on Field-Programmable Custom Computing Machines (FCCM), May, 2023
Flexibly Controllable Dynamic Cooling Methods for Solid-State Annealing Processors to Improve Combinatorial Optimization Performance

Genta Inoue, Daiki Okonogi, Thiem Van Chu, Jaehoon Yu, Masato Motomura, Kazushi Kawamura

2023 IEEE Symposium in Low-Power and High-Speed Chips (COOL CHIPS), Apr 19, 2023
Amorphica: 4-Replica 512 Fully Connected Spin 336MHz Metamorphic Annealer with Programmable Optimization Strategy and Compressed-Spin-Transfer Multi-Chip Extension

Kazushi Kawamura, Jaehoon Yu, Daiki Okonogi, Satoru Jimbo, Genta Inoue, Akira Hyodo, Ángel López García-Anas, Kota Ando, Bruno Hideki Fukushima-Kimura, Ryota Yasudo …

2023 IEEE International Solid- State Circuits Conference (ISSCC), Feb 19, 2023
Multicoated and Folded Graph Neural Networks with Strong Lottery Tickets.

Jiale Yan, Hiroaki Ito, Ángel López García-Arias, Yasuyuki Okoshi, Hikari Otsuka, Kazushi Kawamura, Thiem Van Chu, Masato Motomura

CoRR, abs/2312.03236, 2023
A Hybrid Integer Encoding Method for Obtaining High-Quality Solutions of Quadratic Knapsack Problems on Solid-State Annealers

Satoru JIMBO, Daiki OKONOGI, Kota ANDO, Thiem Van CHU, Jaehoon YU, Masato MOTOMURA, Kazushi KAWAMURA

IEICE Transactions on Information and Systems, E105.D(12) 2019-2031, Dec 1, 2022
APC-SCA: A Fully-Parallel Annealing Algorithm with Autonomous Pinning Effect Control

Daiki Okonogi, Satoru Jimbo, Kota Ando, Thiem Van Chu, Jaehoon Yu, Masato Motomura, Kazushi Kawamura

2022 IEEE International Parallel and Distributed Processing Symposium Workshops (IPDPSW), May, 2022
Hiddenite: 4K-PE Hidden Network Inference 4D-Tensor Engine Exploiting On-Chip Model Construction Achieving 34.8-to-16.0TOPS/W for CIFAR-100 and ImageNet

Kazutoshi Hirose, Jaehoon Yu, Kota Ando, Yasuyuki Okoshi, Angel Lopez Garcia-Arias, Junnosuke Suzuki, Thiem Van Chu, Kazushi Kawamura, Masato Motomura

2022 IEEE International Solid- State Circuits Conference (ISSCC), Feb 20, 2022
Multicoated Supermasks Enhance Hidden Networks.

Yasuyuki Okoshi, Ángel López García-Arias, Kazutoshi Hirose, Kota Ando, Kazushi Kawamura, Thiem Van Chu, Masato Motomura, Jaehoon Yu

ICML, 17045-17055, 2022
Edge Inference Engine for Deep & Random Sparse Neural Networks with 4-bit Cartesian-Product MAC Array and Pipelined Activation Aligner

Kota Ando, Jaehoon Yu, Kazutoshi Hirose, Hiroki Nakahara, Kazushi Kawamura, Thiem Van Chu, Masato Motomura

2021 IEEE Hot Chips 33 Symposium (HCS), Aug 22, 2021
A 96-MB 3D-Stacked SRAM Using Inductive Coupling With 0.4-V Transmitter, Termination Scheme and 12:1 SerDes in 40-nm CMOS

Kota Shiba, Tatsuo Omori, Kodai Ueyoshi, Shinya Takamaeda-Yamazaki, Masato Motomura, Mototsugu Hamada, Tadahiro Kuroda

IEEE Transactions on Circuits and Systems I: Regular Papers, 68(2) 692-703, Feb, 2021
ProgressiveNN: Achieving Computational Scalability with Dynamic Bit-Precision Adjustment by MSB-first Accumulative Computation

Junnosuke Suzuki, Tomohiro Kaneko, Kota Ando, Kazutoshi Hirose, Kazushi Kawamura, Thiem Van Chu, Masato Motomura, Jaehoon Yu

International Journal of Networking and Computing, 11(2) 338-353, 2021
ProgressiveNN: Achieving Computational Scalability without Network Alteration by MSB-first Accumulative Computation

Junnosuke Suzuki, Kota Ando, Kazutoshi Hirose, Kazushi Kawamura, Thiem Van Chu, Masato Motomura, Jaehoon Yu

2020 Eighth International Symposium on Computing and Networking (CANDAR), Nov, 2020
An Adaptive Global and Local Tone Mapping Algorithm Implemented on FPGA.

Prasoon Ambalathankandy, Masayuki Ikebe, Takayuki Yoshida, Takeshi Shimada, Shinya Takamaeda, Masato Motomura, Tetsuya Asai

IEEE Transactions on Circuits and Systems for Video Technology, 30(9) 3015-3028, 2020
STATICA: A 512-Spin 0.25M-Weight Annealing Processor With an All-Spin-Updates-at-Once Architecture for Combinatorial Optimization With Complete Spin-Spin Interactions

Kasho Yamamoto, Kazushi Kawamura, Kota Ando, Normann Mertig, Takashi Takemoto, Masanao Yamaoka, Hiroshi Teramoto, Akira Sakai, Shinya Takamaeda-Yamazaki, Masato Motomura

IEEE Journal of Solid-State Circuits, 56(1) 1-1, 2020

Misc.

Dither NN:画像処理から着想を得た組込み向け量子化ニューラルネットワークの精度向上手法

安藤洸太, 植吉晃大, 大羽由華, 廣瀬一俊, 工藤巧, 池辺将之, 浅井哲也, 高前田伸也, 本村真人

電子情報通信学会技術研究報告, 119(18(RECONF2019 1-19)(Web)), 2019
ZDDを用いた三角形分割パターンの列挙とその応用に向けて

熊澤輝顕, 鈴木浩史, 石畠正和, 浅井哲也, 池辺将之, 本村真人, 高前田伸也

人工知能学会人工知能基本問題研究会資料, 106th 10‐14, Mar 7, 2018
An electronic circuit model for an early auditory system based on vestibulo-ocular reflex

池上高広, 池辺将之, 高前田伸也, 本村真人, 浅井哲也

電子情報通信学会技術研究報告, 118(173(ICD2018 14-38)), 2018
対数量子化を用いた可変長ビットシリアル型DNNアクセラレータの面積最適化手法

工藤巧, 植吉晃大, 安藤洸太, 植松瞭太, 廣瀬一俊, 池辺将之, 浅井哲也, 本村真人, 高前田伸也

電子情報通信学会技術研究報告, 118(63(RECONF2018 1-18)(Web)), 2018
二値化ニューラルネットワークに基づいたハードウェア指向高精度モデルの検討

大羽由華, 安藤洸太, 廣瀬一俊, 植吉晃大, 植松瞭太, 工藤巧, 黒川圭一, 池辺将之, 浅井哲也, 本村真人 …

電子情報通信学会技術研究報告, 118(63(RECONF2018 1-18)(Web)), 2018
Quantization Error-aware Neural Network Training

104 1-4, Aug 8, 2017
Time variation reduction of shoot-through current for TDC + Single-Slope ADC architecture

117(166) 27-30, Jul 31, 2017
依頼講演 BRein Memory : バイナリ・インメモリ再構成型深層ニューラルネットワークアクセラレータ (集積回路)

安藤洸太, 植吉晃大, 折茂健太郎, 米川晴義, 佐藤真平, 中原啓貴, 池辺将之, 浅井哲也, 高前田伸也, 黒田忠広 …

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 117(167) 101-106, Jul 31, 2017
高次数イジングネットワークの時分割処理方式の検討 (コンピュータシステム)

山本佳生, 熊澤輝顕, 池辺将之, 浅井哲也, 本村真人, 高前田伸也

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 117(153) 83-88, Jul 26, 2017
依頼講演 BRein Memory : バイナリ・インメモリ再構成型深層ニューラルネットワークアクセラレータ (情報センシング)

安藤洸太, 植吉晃大, 折茂健太郎, 米川晴義, 佐藤真平, 中原啓貴, 池辺将之, 浅井哲也, 高前田伸也, 黒田忠広 …

映像情報メディア学会技術報告 = ITE technical report, 41(25) 101-106, Jul, 2017
Time variation reduction of shoot-through current for TDC+Single-Slope ADC architecture

41(25) 27-30, Jul, 2017
時分割多重機構を用いた高密度FPGAイジングマシン (ディペンダブルコンピューティング)

山本佳生, 高前田伸也, 池辺将之, 浅井哲也, 本村真人

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 117(45) 21-26, May 22, 2017
Accelerated Ternarized Deep Neural Network by sparse matrix calculation

117(46) 7-11, May 22, 2017
二値化ニューラルネットワークアクセラレータのアーキテクチャ検討 (リコンフィギャラブルシステム)

安藤洸太, 植吉晃大, 廣瀬一俊, 折茂健太郎, 植松瞭太, 高前田伸也, 池辺将之, 浅井哲也, 本村真人

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 117(46) 13-16, May 22, 2017
FPGAを用いたCNNの最適ハードウェア構成とその二値化検討 (リコンフィギャラブルシステム)

植吉晃大, 安藤洸太, 折茂健太郎, 高前田伸也, 池辺将之, 本村真人, 浅井哲也

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 117(46) 31-36, May 22, 2017
対数量子化による深層ニューラルネットワークのメモリ量削減 (コンピュータシステム)

廣瀬一俊, 植松瞭太, 安藤洸太, 折茂健太郎, 植吉晃大, 高前田伸也, 池辺将之, 浅井哲也, 本村真人

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 117(44) 39-44, May 22, 2017
動的再構成ハードウェアアーキテクチャを活かしたCNNの実装と評価 (リコンフィギャラブルシステム)

植松瞭太, 廣瀬一俊, 安藤洸太, 折茂健太郎, 植吉晃大, 高前田伸也, 池辺将之, 浅井哲也, 本村真人

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 117(46) 1-6, May 22, 2017
時分割多重機構を用いた高密度FPGAイジングマシン (コンピュータシステム)

山本佳生, 高前田伸也, 池辺将之, 浅井哲也, 本村真人

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 117(44) 21-26, May 22, 2017
Accelerating ZDD Construction by Lazy Evaluation for Optimizing Memory Access Patterns

30 71-74, May 11, 2017
A Memory Reduction with Neuron Pruning for a Convolutional Neural Network : Its FPGA Realization

116(417) 55-60, Jan 23, 2017

Books and Other Publications

FPGAの原理と構成

Motomura M, Amano H (Role: Joint author, 新しいデバイス，アーキテクチャ)

オーム社, Apr 25, 2016 (ISBN: 9784274218644)
Embedded Systems Design with FPGAs

Inoue H, Takenaka T, Motomura M, Athanas P, Pnevmatikatos D, Sklavos N (Role: Contributor, Hardware design for C-based complex event processing)

Springer Verlag, Dec 5, 2012 (ISBN: 9781461413622)

Presentations

206

Hardware-Oriented Approaches for Accelerating “AI” Workloads

Motomura M

2018 Symposium on VLSI Circuits, Short Course, Jun 18, 2018 Invited
前庭動眼反射を考慮した初期聴覚モデル?有毛細胞への雑音印加による音圧評価?

Ikegami T, Ikebe M, Takamaeda-Yamazaki S, Motomura M, Asai T

2018年電子情報通信学会 NOLTAソサイエティ大会, Jun 9, 2018
敵対的生成ネットワークのハードウェア指向アルゴリズムとそのアーキテクチャの検討

Kaneko T, Orimo K, Ikebe M, Takamaeda-Yamazaki S, Motomura M, Asai T

2018年電子情報通信学会 NOLTAソサイエティ大会, Jun 9, 2018
対数量子化を用いた可変長ビットシリアル型DNNアクセラレータの面積最適化手法

Kudo T, Ueyoshi K, Ando K, Uematsu R, Hirose K, Oba Y, Ikebe M, Asai T, Motomura M, Takamaeda-Yamazaki S

電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), May 24, 2018
二値化ニューラルネットワークに基づいたハードウェア指向高精度モデルの検討

Oba Y, Ando K, Hirose K, Ueyoshi K, Uematsu R, Kudo T, Kurokawa K, Ikebe M, Asai T, Motomura M, Takamaeda-Yamazaki S

電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), May 24, 2018
人工知能アクセラレータの技術動向

Motomura M

第31回回路とシステムのワークショップ, May 18, 2018 Invited
FPGA実装に向けた大局・局所適応型輝度補正技術によるFull-HD60FPS動作実証

Shimada T, Ambalathankandy P, Takamaeda-Yamazaki S, Motomura M, Asai T, Ikebe M, Yoshida T

LSIとシステムのワークショップ, May 14, 2018
ディザ拡散を用いた組み込み向け二値化ニューラルネットワークの高精度化手法の検討

Ando K, Ueyoshi K, Oba Y, Hirose K, Uematsu R, Kudo T, Ikebe M, Asai T, Takamaeda-Yamazaki S, Motomura M

LSIとシステムのワークショップ, May 14, 2018
Sparse disparity estimation using global phase only correlation for stereo matching acceleration

Shimada T, Ikebe M, Ambalathankandy P, Takamaeda-Yamazaki S, Motomura M, Asai T

2018 IEEE International Conference on Acoustics, Speech and Signal Processing, Apr 15, 2018
Exploring CNN accelerator design space on a dynamically reconfigurable hardware platform

Uematsu R, Ando K, Ueyoshi K, Hirose K, Ikebe M, Asai T, Takamaeda-Yamazaki S, Motomura M

The 21st Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI 2018), Mar 26, 2018
ZDDを用いた三角形分割パターンの列挙とその応用に向けて

Kumazawa T, Suzuki H, Ishihata M, Asai T, Ikebe M, Motomura M, Takamaeda-Yamazaki S

人工知能学会第106回人工知能基本問題研究会, Mar 16, 2018
A novel iris-center detection algorithm towards gaze estimation targeting molecular cellular automata

Iwamaru N, Takamaeda-Yamazaki S, Ikebe M, Motomura M, Asai T

International Workshop on Molecular Architectonics 2018, Mar 2, 2018
QUEST: A 7.49TOPS Multi-Purpose Log- Quantized DNN Inference Engine Stacked on 96MB 3D SRAM Using Inductive-Coupling Technology in 40nm CMOS

Ueyoshi K, Ando K, Hirose K, Takamaeda-Yamazaki S, Kadomoto J, Miyata T, Hamada M, Kuroda T, Motomura M

ISSCC2018報告会, Feb 27, 2018
QUEST: A 7.49-TOPS Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96MB 3D SRAM using Inductive-Coupling Technology in 40nm CMOS

Ueyoshi K, Ando K, Hirose K, Takamaeda-Yamazaki S, Kadomoto J, Miyata T, Hamada M, Kuroda T, Motomura M

2018 International Solid-State Circuits Conference (ISSCC 2018), Feb 11, 2018
Hardware-Algorithm Co-design for Efficient DNN Processing

Motomura M

NEC基幹技術フォーラム, Feb 6, 2018 Invited
AIハードウェアの動向とニューロモルフィックHW分野の一考察

Motomura M

NEDO第3回ニューロモルフィックコンピューティング勉強会, Jan 17, 2018 Invited
Trends toward Reconfigurable and in-Memory Processing Architectures for Deep Neural Networks

Motomura M

Future Chips 2017, Dec 20, 2017 Invited
Quantization Error-based Regularization in Neural Networks

Hirose K, Ando K, Ueyoshi K, Ikebe M, Asai T, Motomura M, Takamaeda-Yamazaki S

Thirty-seventh SGAI International Conference on Artificial Intelligence (SGAI 2017), Dec 12, 2017
Accelerating Deep Learning by Binarized Hardware

Takamaeda-Yamazaki S, Ueyoshi K, Ando K, Uematsu R, Hirose K, Ikebe M, Asai T, Motomura M

Asia-Pacific Signal and Information Processing Association Annual Summit and Conference 2017 (APSIPA ASC 2017), Dec 12, 2017
Sign-invariant unsupervised learning facilitates weighted-sum computation in analog neural-network devices

Hida I, Ueyoshi K, Takamaeda-Yamazaki S, Ikebe M, Motomura M, Asai T

2017 International Symposium on Nonlinear Theory and Its Applications, Dec 4, 2017

Teaching Experience

Professional Memberships

Research Projects

超高次元分散ベクトル表現を基軸とする融合型AIコンピューティング基盤の開拓

科学研究費助成事業基盤研究(S), 基盤研究(S), 日本学術振興会, Apr, 2023 - Mar, 2028

本村真人
Ultra energy-efficient DNN accelerator based on non-product-sum-type arithmetic

Grants-in-Aid for Scientific Research, Grant-in-Aid for Scientific Research (B), Japan Society for the Promotion of Science, Apr, 2022 - Mar, 2025
Innovative Self-Learnable Architecture Platform for Accelerating Intelligent Computing

Grants-in-Aid for Scientific Research, Grant-in-Aid for Scientific Research (S), Japan Society for the Promotion of Science, Jun, 2018 - Mar, 2023
データマイニングを加速する次世代リコンフィギュラブルアーキテクチャの創出

基盤研究(B), 日本学術振興会, Apr, 2015 - Mar, 2019

本村真人
大規模分散処理環境を革新する「フロントエンドコンピューティング」パラダイムの創出

挑戦的萌芽研究, 日本学術振興会, Apr, 2014 - Mar, 2016

本村真人
低消費エネルギー化プロセッサアーキテクチャの創出

科学研究費補助金基盤研究(B), Japan Society for the Promotion of Science, Apr, 2012 - Mar, 2015

Masato Motomura
サイバーフィジカルな世界に向けた「反射型情報処理アーキテクチャ」の創出

科学研究費補助金挑戦的萌芽研究, Japan Society for the Promotion of Science, Apr, 2012 - Mar, 2014

Masato Motomura

Industrial Property Rights

特願2018-19252 ニューラル電子回路

高前田伸也, 植吉晃大, 本村真人
特願2018-19251 ニューラル電子回路

本村真人高前田伸也, 植吉晃大, 本村真人
特願PCT/JP2017/018836 ニューラルネットワーク回路及びニューラルネットワーク集積回路

本村真人
特願2016-223504 ニューラルネットワーク回路及びニューラルネットワーク集積回路

本村真人
特願2016-222275 ニューラルネットワーク回路及びニューラルネットワーク集積回路

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