集積回路の微細化・高集積化に伴って，集積回路に発生するソフトエラーの発生頻度が上昇している．ソフトエラーは，集積回路の信頼性を低下させる一因となっており，誤作動が許されないアプリケーションでは，ソフトエラー考慮設計が必要となる．ソフトエラー耐Ｉ性向上技術の一つである空間的冗長化は，演算速度の低下が小さいことや実装が容易であることなどから広く研究され，実用化されている．一方，時間的冗長化も概念は広く知られた対策技術であるが，実用されている例が少なく，その有用性は十分に評価されていない．本稿では，時間的三重化を適用した回路について，ソフトエラー耐性向上を解析的に評価する．評価の結果，時間的三重化によって空間的三重化と同程度のソフトエラー耐性向上が達成できることがわかった．Chip-level soft error rate is increasing due to the device miniaturization and larger scale integration. Soft error is one of major factors that degrade the reliability of integrated circuits, and soft error aware design is demanded for applications that cannot allow any failures. As one of soft error countermeasures, spatial redundancy has been widely studied and adopted in real products because of the small speed overhead and the easiness of implementation. On the other hand, temporal redundancy, which is another well-known technique, is rarely adopted in practical applications and its usefulness is not quantitatively evaluated. This report analytically evaluates the soft error immunity enhancement thanks to temporal triplication. The evaluation result shows that the error rate reduction of the temporal triplication is comparable to that of the spatial triplication.