スーパスカラやVLIWなどのプロセッサに対する命令セットアーキテクチャにおいて、命令フェッチのための情報をプログラム中に挿入し、これにより命令キャッシュの制御および命令デコーダへのプリフェッチ制御を行い、プログラム内蔵方式におけるボトルネックに対する負荷の軽減をはかろうとするのが本研究である。命令フェッチを制御する命令は、「次にフェッチすべき命令群」を指定する。この種の命令のどれもが基本ブロックの先頭に置かれる。プログラムはコンパイル時に基本ブロック単位で解析されるので、その制御の流れを変更する命令もブロック単位で指定し、かつ、基本ブロックの先頭でその情報をプロセッサに与えるべきという考えを実現したものになっている.本年度の研究では、この方式を採用するアーキテクチャの1つ定義し評価を行った。次のブロックの情報を従来よりも早期に得ることができるプロセッサが、情報を得てから分岐するまでの間に命令キャッシュへのプリフェッチをどの程度行うことができるかについて調べた。このための評価は命令パイプライン・レベルの動作をシミュレートするソフトウエアを用いた。特に命令キャッシュへのプリフェッチは、他のプロセッサの動作と並行して行うことでその効果が現われる。そこで、評価の方法としてプリフェッチにより避けられない命令キャッシュのミスを早期に起こし,どれだけ他の処理と並行してミスの処理が行えるか、つまり、ミス・ペナルティをどれだけ減らすことができるかを調べた.