2012年11月19日
桁上げ生成二重化によるフォールトセキュアな並列プレフィックス加算器の構成法
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報(デザインガイア2012)
- ,
- 巻
- 112
- 号
- 321
- 開始ページ
- 273
- 終了ページ
- 278
- 記述言語
- 日本語
- 掲載種別
- 出版者・発行元
- 一般社団法人電子情報通信学会
本稿では,様々な構造のプレフィックス加算器を構成可能な,フォールトセキュアなプレフィックス加算器の構成法を示す.本手法では加算器内部で桁上げ計算を二重化し,半分の桁について,2つの信号の比較を行う.二重化した信号をすべてチェッカで比較する従来手法による加算器より,面積オーバーヘッドが小さい.加算器はセルの組み合わせで設計し,高々1つセルが故障することを想定する.提案法による加算器はオペランドとそのパリティの組を入力とし,加算結果に加え,演算結果のパリティ予測値,信号の比較結果を出力する.
- リンク情報
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- CiNii Articles
- http://ci.nii.ac.jp/naid/110009642169
- CiNii Books
- http://ci.nii.ac.jp/ncid/AA11645397
- URL
- http://id.ndl.go.jp/bib/024151076
- ID情報
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- ISSN : 0913-5685
- CiNii Articles ID : 110009642169
- CiNii Books ID : AA11645397