樹下行三 (Kozo Kinoshita) - マイポータル

基本情報

所属: 大阪学院大学情報学部情報学科教授

学位: 工学博士(大阪大学)

J-GLOBAL ID: 200901066459963196
researchmap会員ID: 1000030598

研究キーワード

研究分野

情報通信 / 情報学基礎論 /

学歴

受賞

1963年

稲田賞(電気通信学会昭和38年度前期)

MISC

Low-Capture-Switching Activity Test Generation for Reducing IR-Drop in At-Speed Scan Testing (共著)

Journal of Electronic Testing and Theory and Applications (JETTA) 24(4) 379-391 2008年8月
A Novel ATPG Method for Capture Power Reduction during Scan Testing (共著)

WEN Xiaoqing, KAJIHARA Seiji, MIYASE Kohei, SUZUKI Tatsuya, SALUJA Kewal K, WANG Laung‐Terng, KINOSHITA Kozo

IEICE E90D(9) 1398-1405 2007年9月
An Improved Method of Per-Test X-Fault Diagnosis for Deep-Submicron LSI Circuits (共著)

Workshop on RLT and High Level Testing 55-60 2006年
A New ATPG Method for Efficient Capture Power Reduction during Scan Testing (共著)

Proceedings of VLSI Testing Symposium 58-63 2006年
On Per-Test Fault Diagnosis Using Z-Fault Model

Proc. of International Conference on Computer Aided Design (ICCAD) p. p. 633-640 2004年
Reducing Scan Shift Using Folding Scan Trees (共著)

Proc. of Asian Test Symposium 6-11 2003年
A Bist Circuits for IDDQ Tests

Proc. of Asian test Symposium pp. 390-395 2003年
Fault Diagnosis for Pysical Defects o Unknown Behavior

Proc. of Asian test Symposium pp. 236-241 2003年
Reducing scan shifts using folding scan trees

H Yotsuyanagi, T Kuchii, S Nishikawa, M Hashizume, K Kinoshita

ATS 2003: 12TH ASIAN TEST SYMPOSIUM, PROCEEDINGS 6-11 2003年
IDDQ Test Time Reduction by High Speed Charging of Lord Capacitors of CMOS Logic Circuits（共著）

IEICE Trans. on Information and systems E85-D(10), 1534-1541 2002年
Reduction of target Fault List and Fault Simulation Method for Crosstulk Faudts in Clock-Delayed Demino Cirmits （共著）

IEICE Trans. on Information and systems E85-D(10), 1526-1533 2002年
IDDQ Test Time Reduction by High Speed Charging of Lord Capacitors of CMOS Logic Circuits（共著）

IEICE Trans. on Information and systems E85-D(10), 1534-1541 2002年
Reduction of target Fault List and Fault Simulation Method for Crosstulk Faudts in Clock-Delayed Demino Cirmits （共著）

IEICE Trans. on Information and systems E85-D(10), 1526-1533 2002年
Testing Core-Based System-on-a-Chip Designs （共著）

The Journal of Reliability Engineering Association of Japan 23(4), 371-383 2001年
Testing Core-Based System-on-a-Chip Designs （共著）

The Journal of Reliability Engineering Association of Japan 23(4), 371-383 2001年
On Processing Order for Obtaining Implication Relations in Static Learning（共著）

IEICE Trans. on Information and Systems E83-D(10) 1908-1911 2000年
Algorithms to select IDDQ measurement vectors for bridging faults in sequential circuits

Yoshinobu Higami, Yuzo Takamatsu, Kewal K. Saluja, Kozo Kinoshita

Journal of Electronic Testing: Theory and Applications (JETTA) 16(5) 443-451 2000年
Compaction of IDDQ Test Sequence using Reassignment Method（共著）

Journal of Electronic Testing : Theory and Application 16(3) 243-250 2000年
A Unified Procedure to Overcome the Byzantine General's Problem for Inter-gate and Inter-gate Bridging Faults in CMOS Circuits(共著)

Journal of Information Processing Society of Japan 41(4) 935-943 2000年
IDDQテストを対象としたテスト系列の圧縮法(共著)

電子情報通信学会論文誌 J82-D-1(7) 958-961 1999年

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書籍等出版物

コンピュータ工学

昭晃堂 1993年
Computer Engineering

1993年

所属学協会

Works(作品等)

VLSIの設計とテスト

2000年
Design and test of VLSI

2000年

共同研究・競争的資金等の研究課題

VLSIの設計とテスト

共同研究 1959年
Design and Test of VLSI