本研究では，LSIチップ内部およびLSIチップ間接続で発生する遅延故障を検出するための検査容易化回路の研究を行っている。平成２４年度は，次の６項目についての研究を行った。１．以前試作した遅延故障検査容易化設計ICの測定結果とシミュレーションとの比較を行った。結果をもとに，チップ間ばらつきの影響を踏まえて，遅延付加ゲートのゲート遅延値と検出可能な遅延故障サイズの概算を行った。2. 提案する検査容易化設計の制御回路を改良した。これにより，観測時の初期値設定を０，１ともに可能とした。また，観測時に必要となるクロック数を観測対象経路に応じて削減可能とした。3. 従来用いられている遷移遅延故障用の検査入力生成ツールを基に，提案する検査容易化設計回路用の検査入力の生成を試作ICに対して行い，実測に用いた。4. 検査対象回路に応じて遅延付加部で必要となる付加遅延量を，IC設計に用いる静的タイミング解析ツールにより導出する手法を開発した。5. 複数チップ間での遅延故障検査容易化回路の適用例として，チップ間接続に用いられるシリコン貫通ビア(TSV)の断線故障検出法を提案した。6. 複数の入出力経路を同時に観測対象とする際の検出可能条件の検討を行った。また，複数経路の信号を遅延付加部へ同時に入力可能な検査容易化回路を試作した。これらの研究により，提案する遅延故障検査容易化設計を実ICへの適用する際の設計要件を明確化することができた。また，複数経路の同時検査可能性についても検討の結果，同時検査が困難な条件が明らかとなり，今後の検査入力生成手法への応用が期待できる。