篠木 剛

システムオンチップLSIの効率的なコアテスティングのためのコア間ベクトルオーバラッピング法の提案（共著） 

電子情報通信学会論文誌D-I Vol.J87-D-I,No.6,pp.702-711 2004年  

Test Vector Overlapping for Test Cost Reduction in Parallel Testing of Cores with Multiple Scan Chains（共著） 

5th Workshop on RTL and High Level Testing(WRTLT04) pp.117-122 2004年  

On Generating Test Data with High Compressibility（共著） 

5th Workshop on RTL and High Level Testing(WRTLT04) pp.59-64 2004年  

Test Data Compression Technique Using Selective Don’t-Care Identification（共著） 

Asia and South Pacific Design Automation Conference 2004 pp. 230-233 2004年  

On Test Data Compression Using Selective Don't-Care Identification（共著） 

4th Workshop on RTL and High Level Testing(WRTLT03) pp.104-109 2003年  

Between-core Vector overlapping for Test Cost Reduction in Core Testing（共著） 

The Twelth Asian Test Symposium pp.268-273 2003年  

抵抗性ブリッジ故障検出用テスト生成システムのための故障抵抗値区間分割法（共著） 

電子情報通信学会論文誌D-Ⅰ Vol.J85-D-Ⅰ, No10, pp951-960 2002年  

Deterministic BISTのためのテストデータ圧縮の一手法（共著） 

情報処理学会論文誌 Vol.43, No5, pp1260-1268 2002年  

X-Maximal Test Set Generation for Combinational Circuits（共著） 

3rd Workshop on RTL and High Level Testing(WRTLT02) pp.88-93 2002年  

Test Vector Overlapping for Test Cost Reducation in Core Testing（共著） 

3rd Workshop on RLT and High Level Testing(WRTLT02) pp.56-60 2002年  

組合せ回路におけるテスト数制限下でのIDDQテスト集合の一生成法 －Cyclic greedy法－（共著） 

電子情報通信学会論文誌D-Ⅰ Vol.J84-D-Ⅰ, No.7, pp1059-1066 2001年  

Compact TPG Design for a Deterministic BIST Scheme （共著） 

Workshop on RTL ATPG & DFT2001(WRTLT01) pp.151-156 2001年  

Faulty Resistance Sectioning Technique for Resistive Bridging Fault ATPG Systems （共著） 

IEEE 10th Asian Test Symposium pp.76-81 2001年  

大規模組合せ回路のためのコンパクトなIDDQテスト集合の並列生成システム (共著) 

情報処理学会論文誌 41(4) 944-951 2000年  

Evaluation function for fault tolerant multi-layer neural networks(共著) 

International Joint Conference on Neural Networks 2000 2000年  

A Parallel Generation System of Compact IDDQ Test Sets for Large Combinational Circuits (共著) 

IEEE 8th Asian Test Symposium 164-169 1999年