谷 貞宏

Parasitic Capacitance Modeling for Non-Planar Interconnects in Liquid Crystal Displays 

IEICE Trans. Fundamentals vol.E86-A, no.12 2003年  

Parasitic Capacitance Modeling for TFT Liquid Crystal Displays 

Proc. European Solid-State Device Research Conference (ESSDERC2003) pp.453--456 2003年  

Parasitic Capacitance Modeling for On-Chip Interconnects 

Proc. International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2003) vol.3, pp.1638--1641 2003年  

A Parasitic Capacitance Modeling Method for Non-Planar Interconnects 

Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI 2003) pp.294-299 2003年  

Parasitic Capacitance Modeling for Multilevel Interconnects 

IEEE Proc. of Asia-Pacific Conference on Circuits and Systems 2002 Vol. 1, pp. 59-64 2002年  

多層プリント回路板の電源供給系におけるインピーダンスシミュレーション 

エレクトロニクス実装学会誌 Vol. 4, No. 5, pp.378-385 2001年  

A Layout System for VLSI 

IPSJ Journal 31(3) 351-360 1990年  

A Layout System for the Random Logic Portion of an MOS LSI Chip 

IEEE Trans. Computers Vol. c-30, No. 8, pp. 572-581 1981年  

A Layout System for the Random Logic Portion of an MOS LSI Chip(jointly worked) 

IEEE Transactions on Computers 30(8) 572-581 1981年  

MOS LSIのランダム論理部の一レイアウトシステム(共著) 

電子通信学会誌 63-A(6) 366-373 1980年  

A Layout System for the Random Logic Portion of an MOS LSI Chip 

Transactions of the Institute of Electronic Communication Engineers 63-A(6) 366-373 1980年