中村和之 (Kazuyuki Nakamura) - マイポータル

基本情報

所属: 九州工業大学マイクロ化総合技術センター教授

学位: 博士（工学）(九州大学)

連絡先: nakamuracms.kyutech.ac.jp
J-GLOBAL ID: 200901002072188447
researchmap会員ID: 5000033628

外部リンク: http://www.design.cms.kyutech.ac.jp/~nakamura/

研究キーワード

研究分野

ものづくり技術（機械・電気電子・化学工学） / 電子デバイス、電子機器 /

経歴

2014年 - 2018年

九州工業大学マイクロ化総合技術センター副センター長
2014年 - 2018年

Vice Director,Center for Microelectronic Systems,Kyushu Institute of Technology
2018年

九州工業大学マイクロ化総合技術センターセンター長
2018年

Director,Center for Microelectronic Systems,Kyushu Institute of Technology
2013年

九州工業大学ディペンダブル集積システム研究センター教授
2013年

Professor,Research Center for Dependable Integrated Systems,Kyushu Institute of Technology
2008年

九州工業大学大学院情報工学府情報創成工学専攻教授
2008年

Professor,Department of Creative Informatics,Graduate School of Computer Science and Systems Engineering,Kyushu Institute of Technology
2001年 - 2006年

九州工業大学マイクロ化総合技術センター助教授
2001年 - 2006年

Associate Professor,Center for Microelectronic Systems,Kyushu Institute of Technology
2006年

九州工業大学マイクロ化総合技術センター教授
2006年

Professor,Center for Microelectronic Systems,Kyushu Institute of Technology
1995年 - 2001年

日本電気（株）シリコンシステム研究所研究員
1995年 - 2001年

Researcher
1994年 - 1995年

米国スタンフォード大学コンピュータシステム研究所客員研究員
1988年 - 1994年

日本電気（株）マイクロエレクトロニクス研究所研究員
1988年 - 1994年

Researcher

学歴

委員歴

2006年 - 2007年

電子情報通信学会, 集積回路研究会(ICD) システムLSIワークショップ実行委員
2001年 - 2006年

電子情報通信学会, 集積回路研究会(ICD) 研究専門委員
2006年

電子情報通信学会, 集積回路研究会 12月研究会プログラム委員
2005年

電子情報通信学会, 集積回路研究会 12月研究会プログラム委員
2005年

電子情報通信学会, VLSI設計技術特集号論文誌C 特集号編集委員
2003年 - 2004年

電子情報通信学会, エレクトロニクスソサエティ会誌編集委員
2003年 - 2004年

電子情報通信学会, 会誌編集委員
2004年

電子情報通信学会, 低電力LSI特集英文誌C 特集号論文編集委員
2001年

米国電気電子学会(IEEE), 国際固体素子回路学会(ISSCC)プログラム委員
2001年

電子情報通信学会, 総合大会座長
2001年

電子情報通信学会, 集積回路研究会専門委員
2001年

福岡県システムLSI設計開発拠点推進会議福岡システムLSIカレッジ副校長（2013）

受賞

2013年

LSIとシステムのワークショップ 2013 ICD優秀ポスター賞(学生部門)

MISC

103

Design and measurement of fully digital ternary content addressable memory using ratioless static random access memory cells and hierarchical-AND matching comparator

Daisuke Nishikata, Mohammad Alimudin Bin Mohd Ali, Kento Hosoda, Hiroshi Matsumoto, Kazuyuki Nakamura

Japanese Journal of Applied Physics 57(4) 04FF11-1-04FF11-5 2018年4月1日
Monte Carlo Analysis by Direct Measurement using Vth-shiftable SRAM Cell TEG

S. Yamaguchi, D. Nishikata, H. Imi, K. Nakamura

IEEE International Conference on Microelectronic Test Structures (ICMTS) 2018 2018年
Monte Carlo Analysis by Direct Measurement using Vth-shiftable SRAM Cell TEG

S. Yamaguchi, D. Nishikata, H. Imi, K. Nakamura

IEEE International Conference on Microelectronic Test Structures (ICMTS) 2018 2018年
Vth-shiftable SRAM cell TEGs for direct measurement for the immunity of the threshold voltage variability

Shogo Yamaguchi, Hitoshi Imi, Shogo Tokumaru, Takahiro Kondo, Hiromasa Yamamoto, Kazuyuki Nakamura

IEEE International Conference on Microelectronic Test Structures 2017年6月20日
Fully Digital Ternary Content Addressable Memory using Ratio-less SRAM Cells and Hierarchical-AND Matching Comparator for Ultra-low-voltage Operation

D. Nishikata, M. A. Bin Mohd Ali, K. Hosoda, H.Matsumoto, K. Nakamura

International Conference on Solid State Devices and Materials(SSDM) 339-340 2017年
A Vth-Shiftable SRAM Cell TEGs for Direct Measurement for the immunity of the Threshold Voltage Variability

S. Yamaguchi, H. Imi, S. Tokumaru, T Kondo, H. Yamamoto, K. Nakamura

IEEE International Conference on Microelectronic Test Structures (ICMTS) 2017 59-61 2017年
Fully Digital Ternary Content Addressable Memory using Ratio-less SRAM Cells and Hierarchical-AND Matching Comparator for Ultra-low-voltage Operation

D. Nishikata, M. A. Bin Mohd Ali, K. Hosoda, H.Matsumoto, K. Nakamura

International Conference on Solid State Devices and Materials(SSDM) 339-340 2017年
Vth-Shiftable SRAM Cell TEGs for Direct Measurement for the immunity of the Threshold Voltage Variability

S. Yamaguchi, H. Imi, S. Tokumaru, T Kondo, H. Yamamoto, K. Nakamura

IEEE International Conference on Microelectronic Test Structures (ICMTS) 2017 59-61 2017年
Self-stabilization techniques for intermediate power level in stacked-Vdd integrated circuits using DC-balanced coding methods

Yusuke Kohara, Naoya Kubo, Tomofumi Nishiyama, Taiki Koizuka, Mohammad Alimudin, Amirul Rahmat, Hitoshi Okamura, Tomoyuki Yamanokuchi, Kazuyuki Nakamura

JAPANESE JOURNAL OF APPLIED PHYSICS 55(4) 04EF06-1-04EF06-7 2016年4月
A Vth-Shiftable SRAM Cell TEGs for Direct Measurement for the immunity of the Threshold Voltage Variability

S. Yamaguchi, H. Imi, S. Tokumaru, K. Nakamura

IEEE/ACM Workshop on Variability Modeling and Characterization 2016年
Ratioless full-complementary 12-transistor static random access memory for ultra low supply voltage operation

Takahiro Kondo, Hiromasa Yamamoto, Satoko Hoketsu, Hitoshi Imi, Hitoshi Okamura, Kazuyuki Nakamura

JAPANESE JOURNAL OF APPLIED PHYSICS 54(4) 04DD11-1-04DD11-6 2015年4月
A DC-balanced Bus-invert Coding for Stabilizing the Intermediate Power Level in Stacked-Vdd LSIs

Y. Kohara, N. Kubo, M. Alimudin, A. Rahmat, K. Nakamura

International Conference on Solid State Devices and Materials(SSDM) 2015年
A DC-balanced Bus-invert Coding for Stabilizing the Intermediate Power Level in Stacked-Vdd LSIs

Y. Kohara, N. Kubo, M. Alimudin, A. Rahmat, K. Nakamura

International Conference on Solid State Devices and Materials(SSDM) 2015年
A Measurement of Ratio-less 12-transistor SRAM cell Operation at Ultra-low Supply-voltage

T. Kondo, H. Yamamoto, H. Imi, H. Okamura, K. Nakamura

International Conference on Solid State Devices and Materials(SSDM) 82-83 2014年
A Measurement of Ratio-less 12-transistor SRAM cell Operation at Ultra-low Supply-voltage

T. Kondo, H. Yamamoto, H. Imi, H. Okamura, K. Nakamura

International Conference on Solid State Devices and Materials(SSDM) 82-83 2014年
A Stabilization Technique for Intermediate Power Level in Stacked-Vdd ICsusing Parallel I/O Signal Coding

T. Nishiyama, T. Koizuka, H. Okamura, T.Yamanokuchi, K. Nakamura

International Conference on Solid State Devices and Materials(SSDM) 120-121 2013年
A Stabilization Technique for Intermediate Power Level in Stacked-Vdd ICsusing Parallel I/O Signal Coding

T. Nishiyama, T. Koizuka, H. Okamura, T.Yamanokuchi, K. Nakamura

International Conference on Solid State Devices and Materials(SSDM) 120-121 2013年
Mosaic SRAM Cell TEGs with intentionally-added device variability for confirming the ratio-less SRAM operation

Hitoshi Okamura, Takahiko Saito, Hiroaki Goto, Masahiro Yamamoto, Kazuyuki Nakamura

IEEE International Conference on Microelectronic Test Structures 212-215 2013年
Complementary Metal Oxide Semiconductor Operational Amplifier Offset Calibration Technique Using Closed Loop Offset Amplifier and Folded-Alternated Resistor String Digital-to-Analog Converter

Hiroyuki Morimoto, Hiroaki Goto, Hajime Fujiwara, Kazuyuki Nakamura

JAPANESE JOURNAL OF APPLIED PHYSICS 51(2) 02BE10-02BE10-6 2012年2月
A Ratio-Less 10-Transistor Cell and Static Column Retention Loop Structure for Fully Digital SRAM

T. Saito, H. Okamura, M. Yamamoto, K. Nakamura

2012 4th IEEE International Memory Workshop (IMW) 2012年

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書籍等出版物

はかる×わかる半導体半導体テスト技術者検定３級問題集

日経BPコンサルティング 2014年 (ISBN: 9784864430715)
はかる×わかる半導体入門編

日経BPコンサルティング 2013年 (ISBN: 9784864430395)

講演・口頭発表等

101

小規模ＳＲＡＭ回路のフリーツールによるレイアウト設計及び検証

LSIとシステムのワークショップ 2018 2018年
Fully Digital Ternary Content Addressable Memory using Ratio-less SRAM Cells and Hierarchical-AND Matching Comparator for Ultra-low-voltage Operation

2018 international Symposium on Dependable integrated Systems 2018年
Fully Digital Ternary Content Addressable Memory using Ratio-less SRAM Cells and Hierarchical-AND Matching Comparator for Ultra-low-voltage Operation

2018 international Symposium on Dependable integrated Systems 2018年
レイアウト設計・レイアウト検証におけるフリーツール代用化に関する研究

LSIとシステムのワークショップ 2017 2017年
A DC-balanced Bus-invert Coding for Stabilizing the Intermediate Power Level in Stacked-Vdd LSIs

2016 international Symposium on Dependable integrated Systems 2016年
A DC-balanced Bus-invert Coding for Stabilizing the Intermediate Power Level in Stacked-Vdd LSIs

2016 international Symposium on Dependable integrated Systems 2016年
12トランジスタ完全相補型レシオレスSRAMの低電圧動作特性

LSIとシステムのワークショップ 2015 2015年
A Ratio-less Full-complementary 12-transistor SRAM for Ultra-low Supply-voltage Operation

2015 international Symposium on Dependable integrated Systems 2015年
An Optimal Design Method for CMOS Even-Stage Ring Oscillators Containing Latches

2015 international Symposium on Dependable integrated Systems 2015年
A Ratio-less Full-complementary 12-transistor SRAM for Ultra-low Supply-voltage Operation

2015 international Symposium on Dependable integrated Systems 2015年
An Optimal Design Method for CMOS Even-Stage Ring Oscillators Containing Latches

2015 international Symposium on Dependable integrated Systems 2015年
ＣＭＯＳＳＲＡＭセルのしきい値電圧ばらつき耐性評価用ＴＥＧの設計及び評価

LSIとシステムのワークショップ 2014 2014年
コーディング法による電源スタック型回路の中間電位安定化に関する評価チップの開発と測定による性能実証

LSIとシステムのワークショップ 2014 2014年
A Stabilization Technique for Intermediate Power Level in Stacked-Vdd ICs using Parallel I/O Signal Coding

2014 international Symposium on Dependable integrated Systems 2014年
Mosaic SRAM Cell TEGs with Intentionally-Added Device Variability for Confirming the Ratio-less SRAM Operation

2014 international Symposium on Dependable integrated Systems 2014年
A Stabilization Technique for Intermediate Power Level in Stacked-Vdd ICs using Parallel I/O Signal Coding

2014 international Symposium on Dependable integrated Systems 2014年
Mosaic SRAM Cell TEGs with Intentionally-Added Device Variability for Confirming the Ratio-less SRAM Operation

2014 international Symposium on Dependable integrated Systems 2014年
耐素子ばらつき・超低消費電力のレシオレスSRAM 回路

イノベーション・ジャパン2013～大学見本市＆ビジネスマッチング～ 2013年
Ratio-less 10Tr-SRAMセルとColumn Retention Loop構造による完全デジタルSRAMの設計及び評価

LSIとシステムのワークショップ 2013 2013年
コーディング法を用いた電源スタック型回路の中間電位安定化

LSIとシステムのワークショップ 2012 2012年

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所属学協会

Works(作品等)

レシオレス型３値連想メモリの連続駆動による脳型ハードウエアの実現に関する研究

2018年 - 2021年
ビッグデータの高速検索処理を可能にする超低消費電力レシオレスCAMの研究

2015年 - 2018年
素子ばらつき・経年劣化に影響を受けず動作可能な完全デジタルSRAM回路の研究

2012年 - 2015年
AS242Z03484J素子ばらつきの影響を受けず超低電圧・超低消費電力動作が可能な完全デジタルSRAM回路の研究開発

2012年 - 2013年
素子ばらつき・経年劣化に耐性を持つアナログ回路動作マージン自動極大化設計法の研究

2009年 - 2012年
(テーマ２１）ミクストシグナルLSI IPとその先端的設計技術の研究開発

2007年 - 2012年
CMOS互換不揮発メモリによる製造後補正を前提とした新アナログ回路設計法の研究

2007年 - 2009年
SoC用低電力・構成可変・不揮発メモリマクロ技術に関する研究

2002年 - 2007年
システムインパッケージにおける超高バンド幅LSI間通信回路技術の研究

2004年 - 2006年
耐ばらつき超高バンド幅SoCマクロ間インターコネクト回路技術の研究

2002年 - 2004年
次世代SoC-LSIにおける超高バンド幅マクロ間インターコネクト技術の研究

2002年 - 2004年

中村和之

基本情報

研究キーワード

研究分野

経歴

学歴

委員歴

受賞

MISC

書籍等出版物

講演・口頭発表等

所属学協会

Works(作品等)

共同研究・競争的資金等の研究課題

産業財産権

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