岩垣 剛

J-GLOBALへ         更新日: 19/01/05 03:07
 
アバター
研究者氏名
岩垣 剛
 
イワガキ ツヨシ
eメール
iwagakihiroshima-cu.ac.jp
URL
http://www.cd.info.hiroshima-cu.ac.jp/~iwagaki/
所属
広島市立大学
部署
情報科学研究科情報工学専攻
職名
助教
学位
博士(工学)(奈良先端科学技術大学院大学)
科研費研究者番号
00397845

研究分野

 
 

経歴

 
2011年8月
   
 
広島市立大学 大学院情報科学研究科 助教
 
2010年10月
 - 
2011年2月
ウィスコンシン大学 マディソン校 客員研究員
 
2007年4月
 - 
2011年7月
北陸先端科学技術大学院大学 情報科学研究科 助教
 
2005年4月
 - 
2007年3月
北陸先端科学技術大学院大学 情報科学研究科 助手
 
2004年10月
 - 
2005年3月
奈良先端科学技術大学院大学 情報科学研究科 講師(中核的研究機関研究員)
 
2003年4月
 - 
2004年9月
奈良先端科学技術大学院大学 情報科学研究科 COE 研究員
 
1999年3月
 - 
2000年2月
大阪工業大学 電子工学科 教室補助員
 

学歴

 
2002年4月
 - 
2004年9月
奈良先端科学技術大学院大学 情報科学研究科 
 
2000年4月
 - 
2002年3月
奈良先端科学技術大学院大学 情報科学研究科 
 
1996年4月
 - 
2000年3月
大阪工業大学 工学部 電子工学科
 

受賞

 
2012年5月
平成23年度電子情報通信学会論文賞
 
2011年11月
11th IEEE Workshop on RTL and High Level Testing Best Paper Award
 
2008年11月
デザインガイア 2008 ポスタ賞
 
2005年2月
IEEE 関西支部学生研究奨励賞
 
2004年11月
4th IEEE Workshop on RTL and High Level Testing Best Paper Award
 

論文

 
Effective utilization of register-transfer paths based on enhancing multiplexer functions in RTL scan design
Sho Yuasa, Tsuyoshi Iwagaki, Hideyuki Ichihara and Tomoo Inoue
Digest of Papers 19th IEEE Workshop on RTL and High Level Testing (WRTLT '18)   1-6   2018年10月   [査読有り]
Experimental evaluation of test cost reduction by scan chain testing in RTL scan circuits
Tsuyoshi Iwagaki, Sho Yuasa, Hideyuki Ichihara and Tomoo Inoue
Digest of Papers 18th IEEE Workshop on RTL and High Level Testing (WRTLT '17)   1-6   2017年11月   [査読有り]
State assignment for fault tolerant stochastic computing with linear finite state machines
Hideyuki Ichihara, Motoi Fukuda, Tsuyoshi Iwagaki and Tomoo Inoue
Proc. 1st International Test Conference in Asia (ITC-Asia '17)   156-161   2017年9月   [査読有り]
Exploration of four-phase dual-rail asynchronous RTL design for delay-robustness
Tsuyoshi Iwagaki, Kohta Itani, Hideyuki Ichihara and Tomoo Inoue
Digest of Papers 17th IEEE Workshop on RTL and High Level Testing (WRTLT '16)   1-6   2016年11月   [査読有り]
Impact of state assignment on error resilient stochastic computing with linear finite state machines
Hideyuki Ichihara, Motoi Fukuda, Tsuyoshi Iwagaki and Tomoo Inoue
Digest of Papers 17th IEEE Workshop on RTL and High Level Testing (WRTLT '16)   1-6   2016年11月   [査読有り]
Stochastic number generation with internal signals of logic circuits
Naoya Kubota, Hideyuki Ichihara, Tsuyoshi Iwagaki and Tomoo Inoue
Proc. 20th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI '16)   1-2   2016年10月   [査読有り]
Hideyuki Ichihara, Tatsuyoshi Sugino, Shota Ishii, Tsuyoshi Iwagaki and Tomoo Inoue
IEEE Trans. on Emerging Topics in Computing      2016年9月   [査読有り]
A prototype of a hardware SAT solver for similar large instances and its application to test generation
Tsuyoshi Iwagaki, Shoichi Ohmoto, Hideyuki Ichihara and Tomoo
Digest of Papers 16th IEEE Workshop on RTL and High Level Testing (WRTLT '15)   1-5   2015年11月   [査読有り]
Logic simplification by minterm complement for error tolerant application
Hideyuki Ichihara, Tomoya Inaoka, Tsuyoshi Iwagaki and Tomoo Inoue
Proc. IEEE International Conference on Computer Design (ICCD '15)   94-100   2015年10月   [査読有り]
Designing area-efficient controllers for multi-cycle transient fault tolerant systems
Tsuyoshi Iwagaki, Yutaro Ishimori, Hideyuki Ichihara and Tomoo Inoue
Proc. 20th IEEE European Test Symposium (ETS '15)   1-2   2015年5月   [査読有り]
A practical approach for logic simplification based on fault acceptability for error tolerant application
Hideyuki Ichihara, Junpei Kamei, Tsuyoshi Iwagaki and Tomoo Inoue
Proc. 20th IEEE European Test Symposium (ETS '15)   1-2   2015年5月   [査読有り]
A controller design in high-level synthesis for long duration transient fault tolerance
Tsuyoshi Iwagaki, Yutaro Ishimori, Tatsuya Nakaso, Hideyuki Ichihara and Tomoo Inoue
Digest of Papers 15th IEEE Workshop on RTL and High Level Testing (WRTLT '14)      2014年11月   [査読有り]
A scheduling algorithm in datapath synthesis for long duration transient fault tolerance
Tsuyoshi Iwagaki, Tatsuya Nakaso, Ryoko Ohkubo, Hideyuki Ichihara and Tomoo Inoue
Proc. 17th IEEE Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT '14)   128-133   2014年10月   [査読有り]
Compact and accurate stochastic circuits with shared random number sources
Hideyuki Ichihara, Shota Ishii, Daiki Sunamori, Tsuyoshi Iwagaki and Tomoo Inoue
Proc. IEEE International Conference on Computer Design (ICCD '14)   361-366   2014年10月   [査読有り]
A heuristic algorithm for operational unit binding to synthesize multi-cycle transient fault tolerant datapaths
Tsuyoshi Iwagaki, Tatsuya Nakaso, Ryoko Ohkubo, Hideyuki Ichihara and Tomoo Inoue
Digest of Papers 14th IEEE Workshop on RTL and High Level Testing (WRTLT '13)      2013年11月   [査読有り]
A design of error correctable response analyzers for reliable built-in self-test
Yuki Fukazawa, Tsuyoshi Iwagaki, Hideyuki Ichihara and Tomoo Inoue
Digest of Papers 14th IEEE Workshop on RTL and High Level Testing (WRTLT '13)      2013年11月   [査読有り]
A transient fault tolerant test pattern generator for on-line built-in self-test
Yuki Fukazawa, Tsuyoshi Iwagaki, Hideyuki Ichihara and Tomoo Inoue
Proc. 22nd IEEE Asian Test Symp (ATS '13)      2013年11月   [査読有り]
Utilizing register transfer level false paths for circuit optimization with a logic synthesis tool
Tsuyoshi Iwagaki, Takehiro Mikami, Hideyuki Ichihara and Tomoo Inoue
Proc. IEEE Asia Pacific Conference on Circuits and Systems (APCCAS '12)      2012年12月   [査読有り]
Exact and heuristic methods of generating compact tests for hold-time violations
Tsuyoshi Iwagaki, Hideyuki Ichihara, Tomoo Inoue, Kewal K. Saluja
Proc. 13th IEEE Workshop on RTL and High Level Testing (WRTLT '12)      2012年11月   [査読有り]
A study on error correctable test pattern generator for reliable built-in self test
Yuki Fukazawa, Tsuyoshi Iwagaki, Hideyuki Ichihara, Tomoo Inoue
Proc. 13th IEEE Workshop on RTL and High Level Testing (WRTLT '12)      2012年11月   [査読有り]
Modeling economics of LSI design and manufacturing for test design selection
Hideyuki Ichihara, Noboru Shimizu, Tsuyoshi Iwagaki and Tomoo Inoue
Proc. IEEE International Conference on Computer Design (ICCD '12)      2012年10月   [査読有り]
A technique for SAT-based test generation through history of reusing solutions
Kenji Ueda, Fumiyuki Hafuri, Toshiya Mukai, Tsuyoshi Iwagaki, Hideyuki Ichihara and Tomoo Inoue
17th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI '12)      2012年3月   [査読有り]
Flexible test scheduling for an asynchronous on-chip interconnect through special data transfer
Tsuyoshi Iwagaki, Eiri Takeda and Mineo Kaneko
IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences   E94-A(12) 2563-2570   2011年12月   [査読有り]
An approach to hardware SAT solvers for test generation based on instance similarity
Tsuyoshi Iwagaki, Fumiyuki Hafuri, Kenji Ueda, Toshiya Mukai, Hideyuki Ichihara and Tomoo Inoue
12th IEEE Workshop on RTL and High Level Testing (WRTLT '11)      2011年11月   [査読有り]
Power-constrained test generation for hold-time faults using integer linear programming
Tsuyoshi Iwagaki and Kewal K. Saluja
4th IEEE International Workshop on Impact of Low-Power Design on Test and Reliability (LPonTR '11)      2011年5月   [査読有り]
Indirect detection of clock skew induced hold-time violations on functional paths using scan shift operations
Tsuyoshi Iwagaki and Kewal K. Saluja
14th IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems (DDECS '11)      2011年4月   [査読有り]
Backward-data-direction clocking and relevant optimal register assignment in datapath synthesis
Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki
IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences   E94-A(4) 1067-1081   2011年4月   [査読有り]
An approach to test scheduling for asynchronous on-chip interconnects using integer programming
Tsuyoshi Iwagaki, Eiri Takeda and Mineo Kaneko
Digest of Papers 11th IEEE Workshop on RTL and High Level Testing (WRTLT '10)      2010年12月   [査読有り]
Test scheduling algorithms for delay-insensitive chip area interconnects based on cone partitioning
Tsuyoshi Iwagaki, Eiri Takeda and Mineo Kaneko
Proc. 3rd International Workshop on the Impact of Low-Power Design on Test and Reliability (LPonTR '10)      2010年5月   [査読有り]
A pseudo-boolean technique for generating compact transition tests with all-output-propagation properties
Tsuyoshi Iwagaki and Mineo Kaneko
Proc. IEEE International Symposium on Electronic Design, Test and Applications (DELTA '10)   293-196   2010年1月   [査読有り]
Safe clocking for the setup and hold timing constraints in datapath synthesis
Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki
Proc. 19th ACM Great Lakes symposium on VLSI (GLSVLSI '09)   27-32   2009年5月   [査読有り]
Optimal register assignment with minimum-path delay compensation for variation-aware datapaths
Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki
IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences   E92-A(4) 1096-1105   2009年4月   [査読有り]
On the derivation of a minimum test set in high quality transition testing
Tsuyoshi Iwagaki and Mineo Kaneko
Proc. IEEE Latin-American Test Workshop (LATW '09)   1-6   2009年3月   [査読有り]
A conjecture on the number of extra registers in safe clocking-based register assignment
Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki
Proc. 15th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI '09)   131-136   2009年3月   [査読有り]
Safe clocking register assignment in datapath synthesis
Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki
Proc. IEEE International Conference on Computer Design (ICCD '08)   120-127   2008年10月   [査読有り]
Minimizing minimum delay compensations for timing variation-aware datapath synthesis
Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki
Proc. IEEE Mid-West Symposium on Circuits and Systems (MWSCAS '08)   97-100   2008年8月   [査読有り]
Novel register sharing in datapath for structural robustness against delay variation
Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki
IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences   E91-A(4) 1044-1053   2008年4月   [査読有り]
Generation of power-constrained scan tests and its difficulty
Tsuyoshi Iwagaki and Satoshi Ohtake
Proc. IEEE International Design and Test Workshop (IDT '07)   71-76   2007年12月   [査読有り]
Efficient path delay test generation based on stuck-at test generation using checker circuitry
Tsuyoshi Iwagaki, Satoshi Ohtake, Mineo Kaneko and Hideo Fujiwara
Proc. IEEE/ACM International Conference on Computer-Aided Design (ICCAD '07)   418-423   2007年11月   [査読有り]
Structural robustness of datapaths against delay-variations
Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki
Proc. 14th Workshop on Synthesis and System Integration of Mixed Information Technology (SASIMI '07)   272-279   2007年10月   [査読有り]
A new test generation model for broadside transition testing of partial scan circuits
Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara
Proc. 14th IFIP/IEEE/ACM International Conference on Very Large Scale Integration (VLSI-SoC '06)   308-313   2006年10月   [査読有り]
A low power deterministic test using scan chain disable technique
Zhiqiang You, Tsuyoshi Iwagaki, Michiko Inoue and Hideo Fujiwara
IEICE Trans. on Information and Systems   E89-D(6) 1931-1939   2006年6月   [査読有り]
Efficient constraint extraction for template-based processor self-test generation
Kazuko Kambe, Tsuyoshi Iwagaki, Michiko Inoue and Hideo Fujiwara
Proc. 14th IEEE Asian Test Symposium (ATS '05)   444-447   2005年12月   [査読有り]
A low power deterministic test using scan chain disable technique
Zhiqiang You, Tsuyoshi Iwagaki, Michiko Inoue and Hideo Fujiwara
Digest of Papers 6th IEEE Workshop on RTL and High Level Testing (WRTLT '05)   184-191   2005年7月   [査読有り]
Acceleration of transition test generation for acyclic sequential circuits utilizing constrained combinational stuck-at test generation
Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara
Proc. 10th IEEE European Test Symposium (ETS '05)   48-53   2005年5月   [査読有り]
A design scheme for delay testing of controllers using state transition information
Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara
IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences (Special Section on VLSI Design and CAD Algorithms)   E87-A(12) 3200-3207   2004年12月   [査読有り]
A design methodology to realize delay testable controllers using state transition information
Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara
Proc. 9th IEEE European Test Symposium (ETS '04)   168-173   2004年5月   [査読有り]
不連続再収斂順序回路の遅延故障に対するテスト生成法
岩垣 剛, 大竹 哲史, 藤原 秀雄
電子情報通信学会論文誌 (DI)   J86-D-I(12) 872-883   2003年12月   [査読有り]
Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara
IEICE Technical Report (DC2003-38)   103(476) 25-30   2003年11月
Reducibility of sequential test generation to combinational test generation for several delay fault models
Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara
Proc. 12th IEEE Asian Test Symposium (ATS '03)   58-63   2003年11月   [査読有り]
An approach to non-scan design for delay fault testability of controllers
Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara
Digest of Papers 4th IEEE Workshop on RTL and High Level Testing (WRTLT '03)   79-85   2003年11月   [査読有り]
A path delay test generation method for sequential circuits based on reducibility to combinational test generation
Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara
Digest of Papers 8th IEEE European Test Workshop (ETW '03)   307-312   2003年5月   [査読有り]
岩垣 剛, 大竹 哲史, 藤原 秀雄
信学技報 (FTS2001-84)   101(658) 53-60   2002年2月

書籍等出版物

 
Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara (担当:分担執筆, 範囲:pp. 301–316 (in a chapter of VLSI-SoC: research trends in VLSI and systems on chip))
Springer   2007年   ISBN:978-0-387-74909-9

講演・口頭発表等

 
ストカスティックコンピューティングによるニューラルネットワークの耐故障性について
可児 冬弥, 市原 英行, 岩垣 剛, 井上 智生
FTC研究会   2019年1月   
スキャンパス合成に利用可能なセグメントのレジスタ転送レベル探索
湯浅 将, 岩垣 剛, 市原 英行, 井上 智生
電子情報通信学会DC研究会   2018年12月   
MATLAB/Simulink を用いた自動運転システムの性能低下故障に関する考察
行廣 和倫, 岩垣 剛, 市原 英行, 井上 智生
機能集積情報システム研究会   2018年3月   
RTLスキャン設計におけるスキャンチェインテストの故障検出能力について
岩垣 剛, 湯浅 将, 市原 英行, 井上 智生
FTC研究会   2018年1月   
周辺回路を利用したストカスティック数生成のための 信号線選択アルゴリズムの改良
久保田 直弥, 市原 英行, 岩垣 剛, 井上 智生
FTC研究会   2018年1月   

担当経験のある科目

 
 

競争的資金等の研究課題

 
フィールドでの一時故障への耐性を重視した非同期式回路の高信頼設計に関する研究
研究期間: 2015年4月 - 2019年3月    代表者: 岩垣 剛
LSIの多様な要求品質に対応できる数理計画的アプローチによる体系的なテスト生成法
研究期間: 2010年4月 - 2013年3月