Taeko Matsunaga

Profile Information

Affiliation: Research Associate, Information Technology Research Organization, Nippon Bunri University

Degree: 博士（工学）(早稲田大学)

J-GLOBAL ID: 201001098714004734
researchmap Member ID: 6000023779

Research Areas

Informatics / Computer systems /

Research History

Apr, 2016 - Present

School of Engineering, Department of Media Technologies, Nippon Bunri University
Apr, 2012 - Mar, 2016

Faculty of Engineering, Department of Electrical Engineering and Information Technology, Kyushu Sangyo University
Apr, 2010 - Mar, 2012

Information Technology Research Organization, Waseda University
Nov, 2003 - Mar, 2007

研究員, 福岡知的クラスター研究所, （財）福岡県産業・科学技術振興財団
Nov, 2001 - Oct, 2003

研究員, （財）九州システム情報技術研究所（出向）
Jun, 2001 - Oct, 2003

株式会社ロジック・リサーチ
Apr, 1982 - Mar, 2001

株式会社富士通研究所

Education

Apr, 2007 - Mar, 2010

Graduate School of Information Production and Systems, Waseda University
Apr, 1978 - Mar, 1982

Department of Basic Science, College of Arts and Sciences, The University of Tokyo

Major Committee Memberships

Mar, 2013 - Mar, 2015

Asia and South Pacific Design Automation Conference 2015, Organizing Committee, Publicity Co-Chair

Papers

IoTおよびAI技術活用に向けたバイオメトリクスによる認証技術の一検討

福島学, 松永多苗子, 大塚柊, 大里一矢, 高橋瑞希

日本文理大学紀要, 46(2) 33-42, Oct, 2018
An exact approach for gpc-based compressor tree synthesis

Taeko Matsunaga, Shinji Kimura, Yusuke Matsunaga

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E96-A(12) 2553-2560, 2013 Peer-reviewed
Multi-Operand Adder Synthesis Targeting FPGAs

Taeko Matsunaga, Shinji Kimura, Yusuke Matsunaga

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E94A(12) 2579-2586, Dec, 2011 Peer-reviewed
Power and delay aware synthesis of multi-operand adders targeting LUT-based FPGAs

Taeko Matsunaga, Shinji Kimura, Yusuke Matsunaga

Proceedings of the International Symposium on Low Power Electronics and Design, 217-222, 2011 Peer-reviewed
Synthesis and Optimization of Fundamental Arithmetic Modules

MATSUNAGA Taeko

Graduate School of Information, Production and Systems, Waseda University, Feb, 2010 Peer-reviewed
Multi-Operand Adder Synthesis on FPGAs Using Generalized Parallel Counters

Taeko Matsunaga, Shinji Kimura, Yusuke Matsunaga

2010 15TH ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE (ASP-DAC 2010), 332-+, 2010 Peer-reviewed
Framework for parallel prefix adder synthesis considering switching activities

Taeko Matsunaga, Shinji Kimura, Yusuke Matsunaga

IPSJ Transactions on System LSI Design Methodology, 2 212-221, 2009 Peer-reviewed
Synthesis of Parallel Prefix Adders Considering Switching Activities

Taeko Matsunaga, Shinji Kimura, Yusuke Matsunaga

2008 IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, 404-+, 2008 Peer-reviewed
Timing-constrained area minimization algorithm for parallel prefix adders

Taeko Matsunaga, Yusuke Matsunaga

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E90A(12) 2770-2777, Dec, 2007 Peer-reviewed
Power-Conscious Synthesis of Parallel Prefix Adders under Bitwise Timing Constraints

Taeko Matsunaga, Shinji Kimura, Yusuke Matsunaga

The 14th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), 7-14, Oct, 2007 Peer-reviewed
Parallel Prefix Adder 合成を用いた乗算器の最適化手法について

松永多苗子, 松永裕介

第20回回路とシステム軽井沢ワークショップ, 349-354, Apr, 2007 Peer-reviewedLead author
Area Minimization Algorithm for Parallel Prefix Adders under Bitwise Delay Constraints

Taeko Matsunaga, Yusuke Matsunaga

GLSVLSI'07: PROCEEDINGS OF THE 2007 ACM GREAT LAKES SYMPOSIUM ON VLSI, 435-440, 2007 Peer-reviewed
遅延・面積のトレードオフを考慮した加算器用prefix graph の構成手法について

松永多苗子, 松永裕介

第19回回路とシステム軽井沢ワークショップ, 235-240, Apr, 2006 Peer-reviewedLead author
An Approach for Context-Oriented Synthesis of Parallel Prefix Adder

Taeko Matsunaga, Yusuke Matsunaga

IFIP WG 10.5 Conference on VLSI-SoC, 158-163, Oct, 2005 Peer-reviewed
Customizable Framework for Arithmetic Synthesis

Taeko Matsunaga, Yusuke Matsunaga

The 12th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), 315-318, Oct, 2004 Peer-reviewed
On variable ordering of binary decision diagrams for the application of multi-level logic synthesis

M Fujita, Y Matsunaga, T Kakuda

Proceedings of the European Conference on Design Automation, 50-54, 1991 Peer-reviewed
Automatic and semi-automatic verification of switch-level circuits with temporal logic and binary decision diagrams

Masahiro Fujita, Yusuke Matsunaga, Taeko Kakuda

1990 IEEE International Conference on Computer-Aided Design, 38-41, Nov, 1990 Peer-reviewed
Logic design system with evaluation‐redesign mechanism

Fumihiro Maruyama, Taeko Kakuda, Yusuke Matsunaga, Nobuaki Kawato, Yoriko Minoda, Shuho Sawada

Electronics and Communications in Japan (Part III: Fundamental Electronic Science), 73(5) 105-113, 1990 Peer-reviewed
Redesign Mechanism for Logic Design Support System

Taeko Kakuda, Fumhiro Maruyama, Yusuke Matsunaga, Nobuaki Kawato

IFIP TC10/WG10.2 Working Conference on CAD Systems Using AI Techniques, 171-177, Jun, 1989 Peer-reviewedLead author

Misc.

情報メディア学科における社会参画応用の取組み

坂井美穂, 足立元, 鈴木秀男, 福島学, 松永多苗子

Oct, 2020
ロボットプロジェクト関連科目における遠隔講義実践事例報告

福島学, 松永多苗子, 稲川直裕, 伊藤順治, 有吉雄哉, 岡崎覚万, 藤田浩輝, 室園昌彦, 杉山雄紀, 野見山翔五 …

日本文理大学紀要, 48(2) 85-94, Oct, 2020
ロボットプロジェクト入門2における取組み事例

福島学, 松永多苗子, 稲川直裕, 伊藤順治, 有吉雄哉, 藤田浩輝, 大里一矢, 山下涼介, 野見山翔五, 杉山雄紀

日本文理大学紀要, 48(1) 71-76, Mar, 2020
Report on the use of LabVIEW as an Introductory Education Initiative in "Introduction to Robot Project 1"

47(2) 49-56, Oct, 2019
Trialing the Simultaneous Recording and Semi-live Broadcasting of Exercise Class footage

47(2) 17-23, Oct, 2019
並列プレフィックス加算器合成問題への乱択アルゴリズム適用について

松永多苗子, 松永裕介

DAシンポジウム2018論文集, 203-207, Aug, 2018 Lead author
モンテカルロ木探索を用いた並列プレフィックス加算器合成手法の実装と評価

松永多苗子, 松永裕介

電子情報学会VLSI設計技術研究会, Mar, 2018
Challenge for a Sustainable Welfare Region Through "MoNoZuKuRi"

福島学, 松永多苗子, 川崎敏之, 稲川直裕, 筑紫彰太, 室園昌彦, 岡崎覚万, 藤田浩輝, 市田秀樹, 長瀬翔斗 …

日本文理大学紀要 = Bulletin of Nippon Bunri University, 45(2) 181-190, Nov, 2017
高齢者向けものづくり教材の開発 (創立50周年記念号地域創生特集) -- (平成28年度地域志向プロジェクト研究)

鈴木秀男, 松永多苗子, 足立元, 濱田大助

日本文理大学紀要 = Bulletin of Nippon Bunri University, 45(2) 41-45, Nov, 2017
要介護者のコミュニケーション支援システムの開発(その2)共通プラットフォームによる効率良いICT技術の利活用 (創立50周年記念号地域創生特集) -- (平成28年度地域志向プロジェクト研究)

福島学, 坪倉篤志, 濱田大助, 松永多苗子, 市田秀樹

日本文理大学紀要 = Bulletin of Nippon Bunri University, 45(2) 35-40, Nov, 2017
モンテカルロ木探索法のEDA問題への適用について

松永多苗子

日本文理大学紀要, 45(1), Mar, 2017 Lead author
モンテカルロ木探索を用いた並列プレフィックス加算器合成手法

松永多苗子, 松永裕介

DAシンポジウム2016論文集，情報処理学会シンポジウム, Sep, 2016 Lead author
複合演算を用いた高位合成の実装

平城景士, 松永多苗子

火の国情報シンポジウム2016, Mar, 2016
教育の質保証を目的とした卒業研究の運用

松岡剛志, 緒方将人, 今坂公宣, 松永多苗子, 橋口卓平

電子情報通信学会総合大会, Mar, 2015
FPGAにおける乗算回路の低電力メモリベース設計

木村晋二, 樺沢皓介, 浜口清治, 松永多苗子, 杉林直彦

DAシンポジウム2013論文集，情報処理学会シンポジウム, 2013(3), Aug, 2013
演算器合成における整数計画法の応用とその評価

松永多苗子

九州産業大学工学部研究報告, (49) 13-20, Mar, 2013 Lead author
一般化並列カウンタを用いたマルチオペランド加算器合成問題のILPによる定式化

松永多苗子, 木村晋二, 松永裕介

情報処理学会研究報告システムLSI設計技術， SLDM-150-8, May, 2011 Lead author
キャリーチェインを用いたマルチオペランド加算器のFPGA向け低電力合成手法

松永多苗子, 木村晋二, 松永裕介

情報処理学会研究報告システムLSI設計技術， SLDM-148-16, Jan, 2011 Lead author
FPGAを対象としたマルチオペランド加算器の低消費電力合成手法

松永多苗子, 木村晋二, 松永裕介

DAシンポジウム2010，情報処理学会シンポジウムシリズ, 2010(7) 165-170, Sep, 2010 Lead author
FPGAを対象としたマルチオペランド加算器合成手法

松永多苗子, 木村晋二, 松永裕介

DAシンポジウム2009論文集，情報処理学会シンポジウムシリズ, 2009(7) 145-150, Aug, 2009 Lead author

Books and Other Publications

The Art and Craft of Problem Solving

(Role: Joint translator) (Original Author(s): Paul Zeitz)

Dec, 2010
A Brain-Friendly Guide Head First SQL

(Role: Joint translator) (Original Author(s): Lynn Beighley)

Jun, 2008

Presentations

設計自動化問題へのモンテカルロ法の応用

松永多苗子

OISA（大分県情報サービス産業協会）技術研究会大学研究シーズ発表, Dec 14, 2016 Invited

Profile Information

Research Areas

Research History

Education

Major Committee Memberships

Papers

Misc.

Books and Other Publications

Presentations

Teaching Experience

Professional Memberships

Research Projects

Menu

Coauthors