中原啓貴 (Hiroki Nakahara) - マイポータル

基本情報

所属: 東京工業大学工学院准教授

研究者番号: 20624414
J-GLOBAL ID: 201001098991180493
researchmap会員ID: 6000025198

外部リンク: http://www.hirokinakahara.sakura.ne.jp/

研究キーワード

研究分野

経歴

2016年4月 - 現在

東京工業大学, 准教授
2014年10月 - 2016年3月

愛媛大学, 講師
2012年10月 - 2014年9月

鹿児島大学, 助教
2007年9月 - 2012年9月

九州工業大学大学院情報工学研究院電子情報工学研究系九州工業大学情報工学研究科電子情報系笹尾研究室, 産学官連携研究員

受賞

2018年

最優秀エンジニア講演賞, Design Solution Forum 2018

中原啓貴
2017年

最優秀エンジニア講演賞, Design Solution Forum 2017

中原啓貴
2017年

Best Demo Award, IEEE/ACM International Workshop on Reconfigurable Architecture

中原啓貴
2016年

最優秀論文賞, 多値論理フォーラム

中原啓貴
2015年

Young Researcher Award, IEEE CASS Shikoku Chapter

中原啓貴
2014年

Kenneth C. Smith Early Career Award, IEEE International Symposium on ISMVL2013

中原啓貴
2013年

Best Paper Award, IEEE 7th International Symposium on MCSoC-13

中原啓貴
2012年

船井ベストペーパー賞, 第11回情報科学技術フォーラム(FIT2012)

中原啓貴
2010年

MEMOCODE2010 Design Contest Winner Award
2010年

SASIMI2010 Outstanding Paper Award
2009年

デザインガイア2009最優秀ポスター発表賞
2006年

Excellent Student Award of the IEEE Fukuoka Section Award

論文

Edge Inference Engine for Deep & Random Sparse Neural Networks with 4-bit Cartesian-Product MAC Array and Pipelined Activation Aligner

Kota Ando, Jaehoon Yu, Kazutoshi Hirose, Hiroki Nakahara, Kazushi Kawamura, Thiem Van Chu, Masato Motomura

2021 IEEE Hot Chips 33 Symposium (HCS) 2021年8月22日
BRein Memory: A Single-Chip Binary/Ternary Reconfigurable in-Memory Deep Neural Network Accelerator Achieving 1.4 TOPS at 0.6 W

Kota Ando, Kodai Ueyoshi, Kentaro Orimo, Haruyoshi Yonekawa, Shimpei Sato, Hiroki Nakahara, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Tetsuya Asai, Tadahiro Kuroda, Masato Motomura

IEEE Journal of Solid-State Circuits 53(4) 983-994 2018年4月1日査読有り
A threshold neuron pruning for a binarized deep neural network on an FPGA

Tomoya Fujii, Shimpei Sato, Hiroki Nakahara

IEICE Transactions on Information and Systems E101D(2) 376-386 2018年2月1日査読有り
An FPGA realization of a random forest with k-means clustering using a high-level synthesis design

Akira Jinguji, Shimpei Sato, Hiroki Nakahara

IEICE Transactions on Information and Systems E101D(2) 354-362 2018年2月1日査読有り
New Generation Dynamically Reconfigurable Processor Technology for Accelerating Embedded AI Applications.

Taro Fujii, Takao Toi, Teruhito Tanaka, Katsumi Togawa, Toshiro Kitaoka, Kengo Nishino, Noritsugu Nakamura, Hiroki Nakahara, Masato Motomura

2018 IEEE Symposium on VLSI Circuits, Honolulu, HI, USA, June 18-22, 2018 41-42 2018年査読有り
A Ternary Weight Binary Input Convolutional Neural Network: Realization on the Embedded Processor.

Haruyoshi Yonekawa, Shimpei Sato, Hiroki Nakahara

48th IEEE International Symposium on Multiple-Valued Logic, ISMVL 2018, Linz, Austria, May 16-18, 2018 174-179 2018年査読有り
A High-speed Low-power Deep Neural Network on an FPGA based on the Nested RNS: Applied to an Object Detector.

Hiroki Nakahara, Tsutomu Sasao

IEEE International Symposium on Circuits and Systems, ISCAS 2018, 27-30 May 2018, Florence, Italy 1-5 2018年査読有り
A Performance Per Power Efficient Object Detector on an FPGA for Robot Operating System (ROS).

Haoxuan Cheng, Shimpei Sato, Hiroki Nakahara

Proceedings of the 9th International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies, HEART 2018, Toronto, ON, Canada, June 20-22, 2018 20:1-20:4 2018年査読有り
Power Efficient Object Detector with an Event-Driven Camera on an FPGA.

Masayuki Shimoda, Shimpei Sato, Hiroki Nakahara

Proceedings of the 9th International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies, HEART 2018, Toronto, ON, Canada, June 20-22, 2018 10:1-10:6 2018年査読有り
Demonstration of Object Detection for Event-Driven Cameras on FPGAs and GPUs.

Masayuki Shimoda, Shimpei Sato, Hiroki Nakahara

28th International Conference on Field Programmable Logic and Applications, FPL 2018, Dublin, Ireland, August 27-31, 2018 461-462 2018年査読有り
A Demonstration of FPGA-Based You Only Look Once Version2 (YOLOv2).

Hiroki Nakahara, Masayuki Shimoda, Shimpei Sato

28th International Conference on Field Programmable Logic and Applications, FPL 2018, Dublin, Ireland, August 27-31, 2018 457-458 2018年査読有り
A Lightweight YOLOv2: A Binarized CNN with A Parallel Support Vector Regression for an FPGA.

Hiroki Nakahara, Haruyoshi Yonekawa, Tomoya Fujii, Shimpei Sato

Proceedings of the 2018 ACM/SIGDA International Symposium on Field-Programmable Gate Arrays, FPGA 2018, Monterey, CA, USA, February 25-27, 2018 31-40 2018年査読有り
A fully connected layer elimination for a binarizec convolutional neural network on an FPGA

Hiroki Nakahara, Tomoya Fujii, Shimpei Sato

2017 27th International Conference on Field Programmable Logic and Applications, FPL 2017 1-4 2017年10月2日査読有り
A Random Forest Using a Multi-valued Decision Diagram on an FPGA

Hiroki Nakahara, Akira Jinguji, Simpei Sato, Tsutomu Sasao

Proceedings of The International Symposium on Multiple-Valued Logic 266-271 2017年6月30日査読有り
On-chip memory based binarized convolutional deep neural network applying batch normalization free technique on an FPGA

Haruyoshi Yonekawa, Hiroki Nakahara

Proceedings - 2017 IEEE 31st International Parallel and Distributed Processing Symposium Workshops, IPDPSW 2017 98-105 2017年6月30日査読有り
In-memory area-efficient signal streaming processor design for binary neural networks.

Haruyoshi Yonekawa, Shimpei Sato, Hiroki Nakahara, Kota Ando, Kodai Ueyoshi, Kazutoshi Hirose, Kentaro Orimo, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Tetsuya Asai, Masato Motomura

IEEE 60th International Midwest Symposium on Circuits and Systems(MWSCAS) 116-119 2017年
All binarized convolutional neural network and its implementation on an FPGA.

Masayuki Shimoda, Shimpei Sato, Hiroki Nakahara

International Conference on Field Programmable Technology, ICFPT 2017, Melbourne, Australia, December 11-13, 2017 291-294 2017年査読有り
An object detector based on multiscale sliding window search using a fully pipelined binarized CNN on an FPGA.

Hiroki Nakahara, Haruyoshi Yonekawa, Shimpei Sato

International Conference on Field Programmable Technology, ICFPT 2017, Melbourne, Australia, December 11-13, 2017 168-175 2017年査読有り
A Batch Normalization Free Binarized Convolutional Deep Neural Network on an FPGA (Abstract Only).

Hiroki Nakahara, Haruyoshi Yonekawa, Hisashi Iwamoto, Masato Motomura

Proceedings of the 2017 ACM/SIGDA International Symposium on Field-Programmable Gate Arrays, FPGA 2017, Monterey, CA, USA, February 22-24, 2017 290-290 2017年査読有り
An FPGA realization of a deep convolutional neural network using a threshold neuron pruning

Tomoya Fujii, Simpei Sato, Hiroki Nakahara, Masato Motomura

Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics) 10216 268-280 2017年査読有り

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MISC

疎行列演算による3値化ディープニューラルネットワークの高速化 (リコンフィギャラブルシステム)

米川晴義, 佐藤真平, 中原啓貴, 本村真人

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 117(46) 7-11 2017年5月22日
畳込みニューラルネットワークのニューロン刈りによるメモリ量削減とFPGA実現について (リコンフィギャラブルシステム)

藤井智也, 佐藤真平, 中原啓貴, 本村真人

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 116(417) 55-60 2017年1月23日
電力性能効率に優れた二値化ディープニューラルネットワークのFPGA実装 (リコンフィギャラブルシステム)

米川晴義, 中原啓貴, 本村真人

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 116(417) 127-132 2017年1月23日
メモリベースに基づく2値化深層畳込みニューラルネットワークの実現 (リコンフィギャラブルシステム)

中原啓貴, 米川晴義, 笹尾勤, 岩本久, 本村真人

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 116(210) 63-68 2016年9月5日
Nested RNSの定数除算を用いた深層畳込みニューラルネットワークのFPGA実現について (リコンフィギャラブルシステム)

中原啓貴, 笹尾勤, 岩本久

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115(400) 227-232 2016年1月19日
Nested RNSの定数除算を用いた深層畳込みニューラルネットワークのFPGA実現について (VLSI設計技術)

中原啓貴, 笹尾勤, 岩本久

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115(398) 227-232 2016年1月19日
Nested RNSを適用した電波望遠鏡デジタル分光器用FFT回路に関して (リコンフィギャラブルシステム)

中原啓貴, 笹尾勤, 中西裕之

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115(343) 39-44 2015年12月1日
離散粒子群最適化を用いたNested RNSに基づくディープニューラルネットワークの設計法について (リコンフィギャラブルシステム)

小川達也, 中原啓貴, 笹尾勤

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115(228) 63-68 2015年9月18日
Nested RNSを用いた深層畳込みニューラルネットワークに関して (リコンフィギャラブルシステム)

中原啓貴, 笹尾勤

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115(109) 91-96 2015年6月19日
電波望遠鏡用AWF型デジタル分光器に関して (VLSI設計技術)

中原啓貴, 中西裕之, 岩井一正

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114(426) 67-72 2015年1月29日
EVBDDに基づくLUTカスケードを用いたCAMエミュレータの更新法に関して (リコンフィギャラブルシステム)

櫛山賢佑, 中原啓貴, 笹尾勤, 松浦宗寛

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 113(325) 7-12 2013年11月27日
並列インデックス生成器を用いたIPv6検索アーキテクチャに関して (コンピュータシステム)

中原啓貴, 笹尾勤, 松浦宗寛

電子情報通信学会技術研究報告 : 信学技報 112(376) 25-30 2013年1月16日
AS-1-3 分割MTMDDs for CFに基づく多値プロセッサに関して(AS-1.環境・社会に優しい回路とシステム,シンポジウムセツション)

中原啓貴, 笹尾勤, 松浦宗寛

電子情報通信学会ソサイエティ大会講演論文集 2012 "S-5"-"S-6" 2012年8月28日
区分線形近似回路を用いた広帯域高速フーリエ変換器に関して電波望遠鏡用分光器への適用

中原啓貴, 中西裕之, 笹尾勤

電子情報通信学会技術研究報告. VLD, VLSI設計技術 112(114) 43-48 2012年6月25日
分割MTMDDs for CFマシンについて(再構成処理とリアルタイム処理,FPGA応用及び一般)

中原啓貴, 笹尾勤, 松浦宗寛

電子情報通信学会技術研究報告. VLD, VLSI設計技術 111(397) 31-36 2012年1月18日
ヘテロジニアスMDD for ECFNマシンの消費電力遅延時間積に関する一考察 (リコンフィギャラブルシステム)

中原啓貴, 笹尾勤, 松浦宗寛

電子情報通信学会技術研究報告 : 信学技報 111(323) 1-6 2011年11月28日
オートマトンの分解に基づく正規表現マッチング回路について (システムLSI設計技術(SLDM) Vol.2011-SLDM-148)

中原啓貴, 笹尾勤, 松浦宗寛

情報処理学会研究報告 2010(5) 6p 2011年2月
先読みヘテロジニアスMDDマシンについて

中原啓貴, 笹尾勤, 松浦宗寛

電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report 110(319) 13-18 2010年11月23日
多文字遷移を行うNFAに基づく正規表現マッチング回路について

中原啓貴, 笹尾勤, 松浦宗寛

電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report 110(204) 13-18 2010年9月9日
A Quaternary Decision Diagram Machine: Optimization of Its Code

Tsutomu Sasao, Hiroki Nakahara, Munehiro Matsuura, Yoshifumi Kawamura, Jon T. Butler

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS E93D(8) 2026-2035 2010年8月

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所属学協会

共同研究・競争的資金等の研究課題

FPGAを用いた応用組込みシステム（主にネットワーク機器）

JST地域イノベーション創出総合支援事業 2008年 - 2012年

中原啓貴

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MISC

所属学協会

共同研究・競争的資金等の研究課題

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