中原啓貴 (Hiroki Nakahara) - マイポータル

基本情報

所属: 東北大学未踏スケールデータアナリティクスセンターデータアナリティクス研究部門教授

研究者番号: 20624414
J-GLOBAL ID: 201001098991180493
researchmap会員ID: 6000025198

外部リンク: http://www.hirokinakahara.sakura.ne.jp/

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研究分野

経歴

2023年10月 - 現在

東北大学, 未踏スケールデータアナリティクスセンターデータアナリティクス研究部門, 教授
2016年4月 - 2023年9月

東京工業大学, 准教授
2014年10月 - 2016年3月

愛媛大学, 講師
2012年10月 - 2014年9月

鹿児島大学, 助教
2007年9月 - 2012年9月

九州工業大学大学院情報工学研究院電子情報工学研究系九州工業大学情報工学研究科電子情報系笹尾研究室, 産学官連携研究員

受賞

2018年

最優秀エンジニア講演賞, Design Solution Forum 2018

中原啓貴
2017年

最優秀エンジニア講演賞, Design Solution Forum 2017

中原啓貴
2017年

Best Demo Award, IEEE/ACM International Workshop on Reconfigurable Architecture

中原啓貴
2016年

最優秀論文賞, 多値論理フォーラム

中原啓貴
2015年

Young Researcher Award, IEEE CASS Shikoku Chapter

中原啓貴
2014年

Kenneth C. Smith Early Career Award, IEEE International Symposium on ISMVL2013

中原啓貴
2013年

Best Paper Award, IEEE 7th International Symposium on MCSoC-13

中原啓貴
2012年

船井ベストペーパー賞, 第11回情報科学技術フォーラム(FIT2012)

中原啓貴
2010年

MEMOCODE2010 Design Contest Winner Award
2010年

SASIMI2010 Outstanding Paper Award
2009年

デザインガイア2009最優秀ポスター発表賞
2006年

Excellent Student Award of the IEEE Fukuoka Section Award

論文

A Novel Data Representation Towards Efficient FPGA-based Quantum Computer Simulation.

Haruhiko Hasegawa, Masayuki Shimoda, Hiroki Nakahara, Takefumi Miyoshi

ISMVL 117-122 2025年
Edge Inference Engine for Deep & Random Sparse Neural Networks with 4-bit Cartesian-Product MAC Array and Pipelined Activation Aligner

Kota Ando, Jaehoon Yu, Kazutoshi Hirose, Hiroki Nakahara, Kazushi Kawamura, Thiem Van Chu, Masato Motomura

2021 IEEE Hot Chips 33 Symposium (HCS) 2021年8月22日
FPGA-Based Inter-layer Pipelined Accelerators for Filter-Wise Weight-Balanced Sparse Fully Convolutional Networks with Overlapped Tiling.

Masayuki Shimoda, Youki Sada, Hiroki Nakahara

Journal of Signal Processing Systems 93(5) 499-512 2021年
Fast Monocular Depth Estimation on an FPGA.

Youki Sada, Naoto Soga, Masayuki Shimoda, Akira Jinguji, Shimpei Sato, Hiroki Nakahara

2020 IEEE International Parallel and Distributed Processing Symposium Workshops 143-146 2020年
SENTEI: Filter-Wise Pruning with Distillation towards Efficient Sparse Convolutional Neural Network Accelerators.

Masayuki Shimoda, Youki Sada, Ryosuke Kuramochi, Shimpei Sato, Hiroki Nakahara

IEICE Transactions on Information & Systems 103-D(12) 2463-2470 2020年
Guinness: A GUI based binarized deep neural network framework for software programmers

Hiroki Nakahara, Haruyoshi Yonekawa, Tomoya Fujii, Masayuki Shimoda, Shimpei Sato

IEICE Transactions on Information and Systems E102D(5) 1003-1011 2019年5月1日
Many Universal Convolution Cores for Ensemble Sparse Convolutional Neural Networks.

Ryosuke Kuramochi, Youki Sada, Masayuki Shimoda, Shimpei Sato, Hiroki Nakahara

13th IEEE International Symposium on Embedded Multicore/Many-core Systems-on-Chip(MCSoC) 93-100 2019年
A Dataflow Pipelining Architecture for Tile Segmentation with a Sparse MobileNet on an FPGA.

Youki Sada, Masayuki Shimoda, Akira Jinguji, Hiroki Nakahara

International Conference on Field-Programmable Technology(FPT) 267-270 2019年
An FPGA Implementation of Real-Time Object Detection with a Thermal Camera.

Masayuki Shimoda, Youki Sada, Ryosuke Kuramochi, Hiroki Nakahara

29th International Conference on Field Programmable Logic and Applications(FPL) 413-414 2019年
FPGA-Based Training Accelerator Utilizing Sparseness of Convolutional Neural Network.

Hiroki Nakahara, Youki Sada, Masayuki Shimoda, Kouki Sayama, Akira Jinguji, Shimpei Sato

29th International Conference on Field Programmable Logic and Applications(FPL) 180-186 2019年
An FPGA-based Fine Tuning Accelerator for a Sparse CNN.

Hiroki Nakahara, Akira Jinguji, Masayuki Shimoda, Shimpei Sato

Proceedings of the 2019 ACM/SIGDA International Symposium on Field-Programmable Gate Arrays(FPGA) 186-186 2019年
Filter-Wise Pruning Approach to FPGA Implementation of Fully Convolutional Network for Semantic Segmentation.

Masayuki Shimoda, Youki Sada, Hiroki Nakahara

Applied Reconfigurable Computing - 15th International Symposium(ARC) 371-386 2019年
Power Efficient Object Detector with an Event-Driven Camera for Moving Object Surveillance on an FPGA.

Masayuki Shimoda, Shimpei Sato, Hiroki Nakahara

IEICE Transactions on Information & Systems 102-D(5) 1020-1028 2019年
BRein Memory: A Single-Chip Binary/Ternary Reconfigurable in-Memory Deep Neural Network Accelerator Achieving 1.4 TOPS at 0.6 W

Kota Ando, Kodai Ueyoshi, Kentaro Orimo, Haruyoshi Yonekawa, Shimpei Sato, Hiroki Nakahara, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Tetsuya Asai, Tadahiro Kuroda …

IEEE Journal of Solid-State Circuits 53(4) 983-994 2018年4月1日査読有り
A threshold neuron pruning for a binarized deep neural network on an FPGA

Tomoya Fujii, Shimpei Sato, Hiroki Nakahara

IEICE Transactions on Information and Systems E101D(2) 376-386 2018年2月1日査読有り
An FPGA realization of a random forest with k-means clustering using a high-level synthesis design

Akira Jinguji, Shimpei Sato, Hiroki Nakahara

IEICE Transactions on Information and Systems E101D(2) 354-362 2018年2月1日査読有り
New Generation Dynamically Reconfigurable Processor Technology for Accelerating Embedded AI Applications.

Taro Fujii, Takao Toi, Teruhito Tanaka, Katsumi Togawa, Toshiro Kitaoka, Kengo Nishino, Noritsugu Nakamura, Hiroki Nakahara, Masato Motomura

2018 IEEE Symposium on VLSI Circuits, Honolulu, HI, USA, June 18-22, 2018 41-42 2018年査読有り
A Ternary Weight Binary Input Convolutional Neural Network: Realization on the Embedded Processor.

Haruyoshi Yonekawa, Shimpei Sato, Hiroki Nakahara

48th IEEE International Symposium on Multiple-Valued Logic, ISMVL 2018, Linz, Austria, May 16-18, 2018 174-179 2018年査読有り
A High-speed Low-power Deep Neural Network on an FPGA based on the Nested RNS: Applied to an Object Detector.

Hiroki Nakahara, Tsutomu Sasao

IEEE International Symposium on Circuits and Systems, ISCAS 2018, 27-30 May 2018, Florence, Italy 1-5 2018年査読有り
A Performance Per Power Efficient Object Detector on an FPGA for Robot Operating System (ROS).

Haoxuan Cheng, Shimpei Sato, Hiroki Nakahara

Proceedings of the 9th International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies, HEART 2018, Toronto, ON, Canada, June 20-22, 2018 20:1-20:4 2018年査読有り

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MISC

アンサンブル学習を用いたスパースCNNのFPGA実装に関して—Many Universal Convolution Cores for Ensemble Sparse Convolutional Neural Networks—VLSI設計技術

倉持亮佑, 佐田悠生, 下田将之, 佐藤真平, 中原啓貴

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 119(371) 67-72 2020年1月
畳み込みニューラルネットワークを用いた単眼深度推定のFPGA実装について—An FPGA Implementation of Monocular Depth Estimation—VLSI設計技術

佐田悠生, 下田将之, 佐藤真平, 中原啓貴

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 119(371) 73-78 2020年1月
意味的領域分割のための組み込みシステム向け疎な全畳み込みニューラルネットワークのFPGA実装の検討—Filter-wise Pruning Approach to FPGA Implementation of Fully Convolutional Network for Semantic Segmentation—VLSI設計技術

下田将之, 佐田悠生, 中原啓貴

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 118(430) 25-30 2019年1月
特徴マップを空間分割したCNNのFPGAにおける小メモリ実装—Spatial-Separable Convolution : Low memory CNN for FPGA—VLSI設計技術

神宮司明良, 下田将之, 中原啓貴

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 118(457) 7-12 2019年
全2値化畳み込みニューラルネットワークとそのFPGA実装について : FPT2017デザインコンテスト参加報告—All Binarized Convolutional Neural Network and Its implementation on an FPGA : FPT2017 Design Competition Report

下田将之, 佐藤真平, 中原啓貴

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 117(378) 7-11 2018年1月
FPGA向けディープラーニング開発環境GUINNESSについて—GUINNESS : A GUI based Binarized Deep Neural Network Framework for an FPGA

中原啓貴, 米川晴義, 藤井智也, 下田将之, 佐藤真平

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 117(221) 51-56 2017年9月
依頼講演 BRein Memory : バイナリ・インメモリ再構成型深層ニューラルネットワークアクセラレータ (集積回路)

安藤洸太, 植吉晃大, 折茂健太郎, 米川晴義, 佐藤真平, 中原啓貴, 池辺将之, 浅井哲也, 高前田伸也, 黒田忠広 …

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 117(167) 101-106 2017年7月31日
畳み込みニューラルネットワークの全2値化に関する一検討—Consideration of All Binarized Convolutional Neural Network

下田将之, 藤井智也, 米川晴義, 佐藤真平, 中原啓貴

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 117(153) 131-136 2017年7月
依頼講演 BRein Memory : バイナリ・インメモリ再構成型深層ニューラルネットワークアクセラレータ (情報センシング)

安藤洸太, 植吉晃大, 折茂健太郎, 米川晴義, 佐藤真平, 中原啓貴, 池辺将之, 浅井哲也, 高前田伸也, 黒田忠広 …

映像情報メディア学会技術報告 = ITE technical report 41(25) 101-106 2017年7月
2値ディープニューラルネットワークと組込み機器への応用

中原啓貴

システム制御情報学会研究発表講演会講演論文集 61 8p 2017年5月23日
疎行列演算による3値化ディープニューラルネットワークの高速化 (リコンフィギャラブルシステム)

米川晴義, 佐藤真平, 中原啓貴, 本村真人

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 117(46) 7-11 2017年5月22日
畳込みニューラルネットワークのニューロン刈りによるメモリ量削減とFPGA実現について (リコンフィギャラブルシステム)

藤井智也, 佐藤真平, 中原啓貴, 本村真人

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 116(417) 55-60 2017年1月23日
電力性能効率に優れた二値化ディープニューラルネットワークのFPGA実装 (リコンフィギャラブルシステム)

米川晴義, 中原啓貴, 本村真人

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 116(417) 127-132 2017年1月23日
メモリベースに基づく2値化深層畳込みニューラルネットワークの実現 (リコンフィギャラブルシステム)

中原啓貴, 米川晴義, 笹尾勤, 岩本久, 本村真人

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 116(210) 63-68 2016年9月5日
Nested RNSの定数除算を用いた深層畳込みニューラルネットワークのFPGA実現について (リコンフィギャラブルシステム)

中原啓貴, 笹尾勤, 岩本久

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115(400) 227-232 2016年1月19日
Nested RNSの定数除算を用いた深層畳込みニューラルネットワークのFPGA実現について (VLSI設計技術)

中原啓貴, 笹尾勤, 岩本久

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115(398) 227-232 2016年1月19日
Nested RNSを適用した電波望遠鏡デジタル分光器用FFT回路に関して (リコンフィギャラブルシステム)

中原啓貴, 笹尾勤, 中西裕之

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115(343) 39-44 2015年12月1日
離散粒子群最適化を用いたNested RNSに基づくディープニューラルネットワークの設計法について (リコンフィギャラブルシステム)

小川達也, 中原啓貴, 笹尾勤

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115(228) 63-68 2015年9月18日
Nested RNSを用いた深層畳込みニューラルネットワークに関して (リコンフィギャラブルシステム)

中原啓貴, 笹尾勤

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115(109) 91-96 2015年6月19日
電波望遠鏡用AWF型デジタル分光器に関して (VLSI設計技術)

中原啓貴, 中西裕之, 岩井一正

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114(426) 67-72 2015年1月29日

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所属学協会

共同研究・競争的資金等の研究課題

Binary Vision Transformer の専用ハードウェアに関する研究

日本学術振興会科学研究費助成事業基盤研究(B) 2024年4月 - 2029年3月

中原啓貴, 神宮司明良
雑音畳込みニューラルネットワークの研究開発

日本学術振興会科学研究費助成事業基盤研究(B) 2019年4月 - 2024年3月

中原啓貴, 佐野健太郎, 佐藤真平
ＦＰＧＡ向けＡＩアクセラレータの開発

科学技術振興機構産学が連携した研究開発成果の展開/研究成果展開事業/研究成果最適展開支援プログラム(A-STEP)/実装支援/返済型 2024年

中原啓貴
次世代電波望遠鏡用周波数解析装置の研究開発

日本学術振興会科学研究費助成事業若手研究(A) 2015年4月 - 2019年3月

中原啓貴
超省電力、低コスト組込みシステム人工知能モジュールの開発

科学技術振興機構産学が連携した研究開発成果の展開/研究成果展開事業/研究成果最適展開支援プログラム(A-STEP)/シーズ育成タイプ 2017年

中原啓貴
多値決定グラフに基く汎用プロセッサの研究開発

日本学術振興会科学研究費助成事業若手研究(B) 2012年4月 - 2015年3月

中原啓貴
FPGAを用いた応用組込みシステム（主にネットワーク機器）

JST地域イノベーション創出総合支援事業 2008年 - 2012年

中原啓貴

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