魏書剛 (Shugang Wei) - マイポータル

基本情報

所属: 群馬大学教授

学位: 博士(工学)(東北大学)

J-GLOBAL ID: 200901020456996654
researchmap会員ID: 1000161131

外部リンク: http://www.ps.eng.gunma-u.ac.jp/~wei-lab/wei/index.html

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研究分野

経歴

1982年 - 1984年

中国ハルビン工業大学助手
1982年 - 1984年

Harbin Institute of Technology, China, Assistant

学歴

- 1990年

東北大学, 工学研究科, 電子工学
- 1990年

東北大学
- 1982年

中国ハルビン工業大学, 電気通信学部, 無線電工学
- 1982年

-, Faculty of Electro Communications

論文

Novel Binary Signed-Digit Addition Algorithm for FPGA Implementation

Yuuki Tanaka, Yuuki Suzuki, Shugang Wei

Journal of Circuits, Systems and Computers 29(09) 2050136-2050136 2020年7月
Real-time Monitoring System of Agricultural Machinery Operation Information Based on ARM It and GNSS

M. Xiang, S. Wei, M. Zhang, M. Z. Li

IFAC PAPERSONLINE 49(16) 121-126 2016年査読有り
Fast Signed-Digit Arithmetic Circuits for Residue Number Systems

Shugang Wei

2015 IEEE CONFERENCE ON ELECTRONICS, CIRCUITS, AND SYSTEMS (ICECS) 344-347 2015年査読有り
A Sequential Modular Multiplication Algorithm Using Residue Signed-Digit Additons

Shugang Wei

2011 IEEE REGION 10 CONFERENCE TENCON 2011 174-178 2011年査読有り
A fast algorithm for RNS-to-binary conversion

Shuangching Chen, Shugang Wei

WSEAS Transactions on Computers 6(5) 733-740 2007年5月
Weighted-to-residue and residue-to-weighted converters with three-moduli (2 n - 1, 2 n, 2 n + 1) signed-digit architectures

Shuangching Chen, Shugang Wei

Proceedings - IEEE International Symposium on Circuits and Systems 3365-3368 2006年

MISC

141

SD数演算に基づく4つの法を有する剰余数系?重み数系変換アルゴリズム

山崎幸平, 田中勇樹, 魏書剛

電子情報通信学会研究報告 VLD2017(88) 83-88 2018年
New modulo multipliers using residue signed-digit adders

Shugang Wei

IEEE Region 10 Annual International Conference, Proceedings/TENCON 2017- 2122-2126 2017年12月19日
新しい剰余SD数加算アルゴリズムとRSA暗号処理への応用

石川和誠, 田中勇樹, 魏書剛

電子情報通信学会研究報告 VLD2016(92) 147-152 2017年
New Modulo Multipliers Using Residue Signed-Digit Adders

Wei S

IEEE Proceedings of TENCON2017 1-5. 2017年
Residue Canonical Signed-Digit Representation Recoding Algorithms

Zhang Y, Tanaka Y, Wei S

Journal of Algorithms, Computer Network, and Security 1(1) 1-7. 2016年
法2n-1上の剰余CSD数表現と剰余SD数乗算への適用

田中勇樹, 中村康資, 魏書剛

第29回回路とシステムワークショップ 231-236 2016年
Computation of Modular Multiplicative Inverses Using Residue Signed-Digit Additions

Shugang Wei

2016 INTERNATIONAL SOC DESIGN CONFERENCE (ISOCC) 85-86 2016年
Residue Canonical Signed-Digit Representation Recoding Algorithms

Zhang Y, Tanaka Y, Wei S

Journal of Algorithms, Computer Network, and Security 1(1) 1-7. 2016年
Computation of Modular Multiplicative Inverses Using Residue Signed-Digit Additions

Wei S

Proceedings of 2016 International SoC Design Conference 1-4. 2016年
A-3-14 2^n±1を法とする剰余数上でのSD-CSD変換回路(A-3.VLSI設計技術,一般セッション)

田中勇樹, 魏書剛

電子情報通信学会基礎・境界ソサイエティ/NOLTAソサイエティ大会講演論文集 2015 59-59 2015年8月25日
Conversions between RNS and mixed-radix numbers using signed-digit arithmetic

Shugang Wei

Proceedings of the 14th International Symposium on Integrated Circuits, ISIC 2014 600-603 2015年2月2日
Residue checker using optimal signed-digit adder tree for error detection of arithmetic circuits

Shugang Wei

IEEE Region 10 Annual International Conference, Proceedings/TENCON 2015- 2015年1月26日
剰余SD数演算回路を用いた算術演算誤り検出

根間祐智, 田中勇樹, 茂木和弘, 魏書剛

情報処理学会研究報告. SLDM, [システムLSI設計技術] 2015(27) 1-6 2015年1月22日
Fast Signed-Digit Architectures of Conversions Between Residue and Binary Number Systems

Wei S

Proceedings of 2015 IEEE Intl Conference on Electronics, Circuits, & Systems 1-4. 2015年
剰余SD数演算回路を用いた算術演算誤り検出

根間裕智, 田中勇樹, 魏書剛

電子情報通信学会研究報告 VLD2014(136) 151-156 2015年
Fast Signed-Digit Architectures of Conversions Between Residue and Binary Number Systems

Wei S

Proceedings of 2015 IEEE Intl Conference on Electronics, Circuits, & Systems 1-4. 2015年
An Efficient Diminished-1 Modulo 2(n)+1 Multiplier Using Signed-Digit Number Representation

Yuuki Tanaka, Shugang Wei

TENCON 2015 - 2015 IEEE REGION 10 CONFERENCE 1-6. 2015年
Conversions between RNS and Mixed-Radix Numbers Using Signed-Digit Arithmetic

Shugang Wei

2014 14TH INTERNATIONAL SYMPOSIUM ON INTEGRATED CIRCUITS (ISIC) 600-603 2014年
Residue Checker Using Optimal Signed-Digit Adder Tree for Error Detection of Arithmetic Circuits

Shugang Wei

TENCON 2014 - 2014 IEEE REGION 10 CONFERENCE 2014年
Efficient squaring circuit using canonical signed-digit number representation

Tanaka, Yuuki, Wei, Shugang

IEICE ELECTRONICS EXPRESS 11(2) 20130955 2014年

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書籍等出版物

情報・システム入門

東京図書 1996年

講演・口頭発表等

ＳＤ数表現を用いた剰余演算回路設計とその性能評価

電子情報通信学会研究報告, VLD2009-80 2010年
ＳＤ数演算を用いた剰余数系ー２進数系変換アルゴリズム

電子情報通信学会研究報告 2010年
算盤アーキテクチャを用いた10進加算器とその剰余演算への応用

電子情報通信学会研究報告, DC2008 2009年
そろばんアーキテクチャに基づく算術演算回路

電子情報通信学会研究報告, ICD2008 2008年
ＳＤ数剰余加算を用いた剰余除算回路の構成

電子情報通信学会ＶＬＤ研究会 2007年
ＦＰＧＡを用いた音響信号レベル圧縮プロセッサの設計

電子情報通信学会ＶＬＤ研究会 2003年

所属学協会

共同研究・競争的資金等の研究課題

最小ＳＤ数表現を用いた長い語長の剰余べき乗演算システムの研究

日本学術振興会科学研究費助成事業基盤研究(C) 2011年4月 - 2015年3月

魏書剛
冗長な数表現による剰余数系演算回路および剰余数-重み数変換回路の研究

日本学術振興会科学研究費助成事業基盤研究(C) 2007年 - 2008年

魏書剛
桁符号付き(Signed-Digit)数表現を用いた高速剰余数系演算システム

日本学術振興会科学研究費助成事業基盤研究(C) 2001年 - 2002年

魏書剛, 清水賢資