最上 徹

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最上 徹
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所属
日本電気株式会社

論文

 
Tsuyoshi Horikawa, Tsuyoshi Horikawa, Daisuke Shimura, Tohru Mogami
MRS Communications   1-7   2016年1月
Copyright © Materials Research Society 2016 Low-propagation-loss silicon wire waveguides are key components of optical integrated circuits. In this paper, we clarified, through assessment of the relationship between waveguide loss and fabrication ...
Tohru Mogami, Tsuyoshi Horikawa, Keizo Kinoshita, Hironori Sasaki, Ken Morito, Kazuhiko Kurata
Microelectronic Engineering      2015年6月
© 2015. The Si photonics platform for 300mm SOI wafers has been built up for optical multi-applications. The performance of main optical waveguide devices has been demonstrated. State-of-the-art propagation loss values are obtained for optical wav...
TAKAYA Satoshi, BANDO Yoji, OHKAWA Toru, TAKARAMOTO Toshiharu, YAMADA Toshio, SOUDA Masaaki, KUMASHIRO Shigetaka, MOGAMI Tohru, NAGATA Makoto
IEICE transactions on electronics   96(6) 884-893   2013年6月
The response of differential pairs against low-frequency substrate voltage variation is captured in a combined transistor and substrate network models. The model generation is regularized for variation of transistor geometries including channel si...
Inoue Koji, Takamizawa Hisashi, Shimizu Yasuo, Yano Fumiko, Toyama Takeshi, Nishida Akio, Mogami Tohru, Kitamoto Katsuyuki, Miyagi Takahiro, Kato Jun, Akahori Seishi, Okada Noriyuki, Kato Mikio, Uchida Hiroshi, Nagai Yasuyoshi
Applied physics express   6(4) 46502-046502-4   2013年4月
Three-dimensional dopant distributions in actual n- and p-channel metal--oxide--semiconductor devices of 65 nm node in two kinds of commercially available products were investigated by atom probe tomography (APT). Detailed and quantitative dopant ...
Terada Kazuo, Takeda Ryo, Tsuji Katsuhiro, Tsunomura Takaaki, Nishida Akio, Mogami Tohru
Jpn J Appl Phys   51(9) 94301-094301-4   2012年9月
The effect of the channel dopant non-uniformity on metal--oxide--semiconductor field-effect transistor (MOSFET) transconductance variability is studied using the simple current model and the test MOSFETs having various channel width and length. It...
H. Takamizawa, Y. Shimizu, K. Inoue, T. Toyama, F. Yano, A. Nishida, T. Mogami, N. Okada, M. Kato, H. Uchida, K. Kitamoto, K. Kitamoto, T. Miyagi, J. Kato, Y. Nagai
Applied Physics Letters   100    2012年6月
The correlation between threshold voltage (V T) and channel boron concentration in silicon-based 65 nm node negative-type metal-oxide- semiconductor field-effect transistors was studied by atom probe tomography (APT). V T values were determined fo...
Kazuo Terada, Kazuhiko Sanai, Katsuhiro Tsuji, Takaaki Tsunomura, Akio Nishida, Tohru Mogami
Solid-State Electronics   69 62-66   2012年3月
The effect of the dopant uniformity in an MOSFET channel on the threshold voltage variability is studied with a simple model and the test MOSFET array which includes many MOSFETs with different channel length and width. The simple model shows that...
Yoji Bando,Satoshi Takaya,Toru Ohkawa,Toshiharu Takaramoto,Toshio Yamada,Masaaki Souda,Shigetaka Kumashiro,Tohru Mogami,Makoto Nagata
IEICE Transactions   95-C(1) 137-145   2012年   [査読有り]
H. Takamizawa, Y. Shimizu, K. Inoue, T. Toyama, N. Okada, M. Kato, H. Uchida, F. Yano, A. Nishida, T. Mogami, Y. Nagai
Applied Physics Letters   99    2011年9月
The greater variability in the electrical properties of n-type metal-oxide-semiconductor field-effect transistors (MOSFETs) compared with those of p-type MOSFETs poses problems for scaling of silicon based large-scale integration technology. We ha...
Toshiro Hiramoto, Toshiro Hiramoto, Makoto Suzuki, Xiaowei Song, Ken Shimizu, Takuya Saraya, Akio Nishida, Takaaki Tsunomura, Shiro Kamohara, Kiyoshi Takeuchi, Tohru Mogami
IEEE Transactions on Electron Devices   58 2249-2256   2011年8月
Noise margin, characteristics of six individual cell transistors, and their variability in static random-access memory (SRAM) cells are directly measured using a special device-matrix-array test element group of 16-kb SRAM cells, and the correlati...
Ono Shiano, Yamane Miyuki, Okushima Hirohisa, Koguchi Masanari, Shinada Hiroyuki, Kakibayashi Hiroshi, Yano Fumiko, Tsunomura Takaaki, Nishida Akio, Mogami Tohru
Applied physics express   4(6) 66601-066601-3   2011年6月
To clarify the origin of on-state drain current (I_{\text{ON}}) variability in metal--oxide--semiconductor field-effect transistors (MOSFETs), we applied three-dimensional scanning transmission electron microscopy (3D STEM) observation to two tran...
Y. Shimizu, H. Takamizawa, K. Inoue, K. Inoue, T. Toyama, Y. Nagai, N. Okada, M. Kato, H. Uchida, F. Yano, T. Tsunomura, A. Nishida, T. Mogami
Applied Physics Letters   98    2011年6月
Coimplantation of heterogeneous dopants in materials can be used to control the principal dopant distribution. We used atom probe tomography (APT) and secondary ion mass spectrometry (SIMS) to investigate the impact of coimplanted carbon on boron ...
Atsushi Hiraiwa, Akio Nishida, Akio Nishida, Tohru Mogami
IEEE Transactions on Electron Devices   58 1672-1680   2011年6月
The authors propose a model of line-edge and line-width roughness (LER and LWR) of actual device patterns, which received some smoothing steps, for accurate estimation of device variability. The model assumes that LER/LWR has originally an exponen...
Tsunomura Takaaki, Kumar Anil, Mizutani Tomoko, Nishida Akio, Takeuchi Kiyoshi, Inaba Satoshi, Kamohara Shiro, Terada Kazuo, Hiramoto Toshiro, Mogami Tohru
Jpn J Appl Phys   50(4) 04DC08-04DC08-5   2011年4月
The properties of drain current variability in field-effect transistors (FETs) at high temperature are experimentally investigated. It is found that the on-state drain current (Tex) at high temperature has a strong correlation with $I_...
Takamizawa Hisashi, Inoue Koji, Shimizu Yasuo, Toyama Takeshi, Yano Fumiko, Tsunomura Takaaki, Nishida Akio, Mogami Tohru, Nagai Yasuyoshi
Applied physics express   4(3) 36601-036601-3   2011年3月
Randomness of channel dopant distribution in metal--oxide--semiconductor field-effect transistor (MOSFET) structures was analyzed by laser-assisted atom probe tomography. Three-dimensional dopant distributions of boron and arsenic atoms in MOSFET ...
Masaaki Souda,Yoji Bando,Satoshi Takaya,Toru Ohkawa,Toshiharu Takaramoto,Toshio Yamada,Shigetaka Kumashiro,Tohru Mogami,Makoto Nagata
IEICE Transactions   94-C(6) 1024-1031   2011年   [査読有り]
Yoji Bando,Satoshi Takaya,Toru Ohkawa,Toshiharu Takaramoto,Toshio Yamada,Masaaki Souda,Shigetaka Kumashiro,Tohru Mogami,Makoto Nagata
IEICE Transactions   94-C(4) 495-503   2011年   [査読有り]
Tsunomura Takaaki, Kumar Anil, Mizutani Tomoko, Nishida Akio, Takeuchi Kiyoshi, Inaba Satoshi, Kamohara Shiro, Terada Kazuo, Hiramoto Toshiro, Mogami Tohru
Applied physics express   3(11) 114201-114201-3   2010年11月
The origin of larger on-state drain current (Tex) variability in n-type field-effect transistors (NFETs) than that in p-type field-effect transistors (PFETs), is investigated by evaluating FETs fabricated using 65 nm technology. It is ...
Tsuchiya Toshiaki, Mori Yuki, Morimura Yuta, Tohru Mogami, Yuzuru Ohji
Jpn J Appl Phys   49(6) 64001-064001-5   2010年6月
Fluctuations in not only the number but also the individual electronic properties of interface traps in small-gate-area metal–oxide–semiconductor field-effect transistors (MOSFETs) containing just a few interface traps have been directly observed....
Hitoshi Wakabayashi, Hitoshi Wakabayashi, Tatsuya Ezaki, Tatsuya Ezaki, Toshitsugu Sakamoto, Hisao Kawaura, Nobuyuki Ikarashi, Nobuyuki Ikezawa, Mitsuru Narihiro, Yukinori Ochiai, Yukinori Ochiai, Takeo Ikezawa, Kiyoshi Takeuchi, Toyoji Yamamoto, Masami Hane, Masami Hane, Tohru Mogami, Tohru Mogami
IEEE Transactions on Electron Devices   53 1961-1968   2006年9月
Sub-10-nm planar bulk CMOS devices were demonstrated by a lateral source/drain (S/D) junction control, which consists of the notched gate electrode, shallow S/D extensions, and steep halo in a reverse-order S/D formation. Furthermore, the transpor...
Takakuni Douseki, Masashi Yonemaru, Eiji Ikuta, Akira Matsuzawa, Atsushi Kameyama, Shunsuke Baba, Tohru Mogami, Hakaru Kyuragi
IEICE Transactions on Electronics   E87-C 437-447   2004年4月
This paper describes an ultralow-power multi-threshold (MT) CMOS/SOI circuit technique that mainly uses fully-depleted MOSFETs. The MTCMOS/SOI circuit, which combines fully-depleted low-and medium-Vth CMOS/SOI logic gates and high-Vth power-switch...
Akira Tanabe, Yasushi Nakahara, Akio Furukawa, Tohru Mogami
IEEE Journal of Solid-State Circuits   38 107-113   2003年1月
A redundant multivalued logic is proposed for high-speed communication ICs. In this logic, serial binary data are received and converted into parallel redundant multivalued data. Then they are restored into parallel binary data. Because of the mul...
Mitsuhiro Togo, Koji Watanabe, Toyoji Yamamoto, Nobuyuki Ikarashi, Toru Tatsumi, Haruhiko Ono, Tohru Mogami
IEEE Transactions on Electron Devices   49 1903-1909   2002年11月
We have developed a low-leakage and highly reliable 1.5-nm SiON gate-dielectric by using radical oxygen and nitrogen. In this development, we introduce a new method for determining an ultrathin SiON gate-dielectric thickness based on the threshold...
Mitsuhiro Togo, Koji Watanabe, Masayuki Terai, Toyoji Yamamoto, Toshinobu Fukai, Toru Tatsumi, Tohru Mogami, Tohru Mogami
IEEE Transactions on Electron Devices   49 1736-1741   2002年10月
We have demonstrated that oxynitridation using radical-oxygen (radical-O) and radical-nitrogen (radical-N) improves reverse narrow channel effects (RNCE) and reliability in a sub-1.5-nm-thick gate-SiO2 FETs with narrow channel and shallow-trench i...
Mitsuhiro Togo, Koji Watanabe, Masayuki Terai, Shigeru Kimura, Toyoji Yamamoto, Toru Tatsumi, Tohru Mogami, Tohru Mogami
IEEE Transactions on Electron Devices   49 1761-1767   2002年10月
We will report the importance of oxynitridation using radical-oxygen and -nitrogen to form a low-leakage and highly reliable 1.6-nm SiON gate-dielectric without performance degradation in n/pFETs. It was found that oxidation using radical-oxygen f...
Jong Wook Lee, Jong Wook Lee, Yukisige Saitoh, Risho Koh, Tohru Mogami
IEEE Electron Device Letters   23 467-469   2002年8月
New device isolation process, called elevated field insulator (ELFIN) process, for ultrathin SOI devices with top silicon film less than 20 nm has been proposed and successfully demonstrated. In ELFIN process, gate oxidation and subsequent gate po...
Mitsuhiro Togo, Shigeru Kimura, Tohru Mogami, Tohru Mogami
IEEE Transactions on Electron Devices   49 1165-1171   2002年7月
We have developed high-quality 1.5-nm-SiON gate dielectrics using recoiled-oxygen-free processing. We found that oxygen recoiling from a sacrificial oxide during ion implantation or defects induced by recoiled oxygen change the growth mechanism of...
WAKABAYASHI Hitoshi, ANDOH Takeshi, MOGAMI Tohru, TATSUMI Toru, KUNIO Takemitsu
IEICE transactions on electronics   85(5) 1104-1110   2002年5月
A uniform raised-salicide technology has been investigated using both uniform selective-epitaxial-growth (SEG) silicon and salicide films, to reduce a junction leakage current of shallow source/drain (S/D) regions for high-performance CMOS devices...
Hitoshi Wakabayashi, Hitoshi Wakabayashi, Toyoji Yamamoto, Kazuyoshi Yoshida, Eiichi Soda, Ken Ichi Tokunaga, Tohru Mogami, Tohru Mogami, Takemitsu Kunio, Takemitsu Kunio
IEEE Transactions on Electron Devices   49 295-300   2002年2月
Advanced tungsten/pn-poly-Si gate CMOS devices with an ultralow sheet resistance of 1 Ω/sq. have been demonstrated using an amorphous-Si/TiN buffer layer. A low-resistivity tungsten film is formed by a large grain size of tungsten on an amorphous-...
Hitoshi Wakabayashi, Hitoshi Wakabayashi, Makoto Ueki, Mitsuru Narihiro, Toshinori Fukai, Nobuyuki Ikezawa, Tomoko Matsuda, Kazuyoshi Yoshida, Kazuyoshi Yoshida, Kiyoshi Takeuchi, Yukinori Ochiai, Tohru Mogami, Tohru Mogami, Takemitsu Kunio, Takemitsu Kunio, Takemitsu Kunio
IEEE Transactions on Electron Devices   49 89-95   2002年1月
Sub-50-nm CMOS devices are investigated using steep halo and shallow source/drain extensions. By using a high-ramp-rate spike annealing (HRR-SA) process and high-dose halo, 45-nm CMOS devices are fabricated with drive currents of 650 and 300 μA/μm...
Koji Watanabe, Toru Tatsumi, Mitsuhiro Togo, Tohru Mogami
Journal of Applied Physics   90 4701-4707   2001年11月
We studied nitrogen incorporation in ultrathin oxynitride films by using oxygen and nitrogen radicals, and investigated the dependence of the electrical properties on the nitrogen profile. We found that the nitrogen position in the films could be ...
Hitoshi Wakabayashi, Hitoshi Wakabayashi, Yukishige Saito, Kiyoshi Takeuchi, Tohru Mogami, Tohru Mogami, Takemitsu Kunio, Takemitsu Kunio
IEEE Transactions on Electron Devices   48 2363-2369   2001年10月
A novel dual-metal gate CMOS technology using nitrogen-concentration-controlled TiNx film is described. It is based on a new finding that threshold voltage (V th) depends on the concentration of nitrogen in the TiNx gate electrode. We found that a...
Kiyoshi Takeuchi, Risho Koh, Tohru Mogami, Tohru Mogami
IEEE Transactions on Electron Devices   48 1995-2001   2001年9月
This paper addresses the scalability of bulk CMOS, and the feasibility of intrinsic channel SOI (IC-SOI) CMOS, as an alternative to the bulk, in view of the threshold voltage (VTH) fluctuations. The impact of dopant-induced VTH variations on bulk ...
Mitsuru Narihiro, Hitoshi Wakabayashi, Makoto Ueki, Kohichi Arai, Takashi Ogura, Yukinori Ochiai, Tohru Mogami
Japanese Journal of Applied Physics, Part 1: Regular Papers and Short Notes and Review Papers   39(12) 6843-6848   2000年12月
To increase the throughput of electron beam lithography used to fabricate sub-100-nm patterns, we developed an electron beam and deep UV intra-level mix-and-match lithography process, that uses the JBX-9300FS point-electron-beam system and a conve...
H. Takemura, H. Ohki, H. Nakazawa, Y. Nakagawa, M. Isobe, Y. Ochiai, T. Ogura, M. Narihiro, T. Mogami
Microelectronic Engineering   53 329-332   2000年6月
New electron beam lithography system, JBX-9300FS, was developed and evaluated. This system features a spot beam, vector beam-scanning system, and step and repeats stage. Minimum beam diameter is 4nm at 100kV and 7nm at 50kV. The beam scanning syst...
Yukinori Ochiai, Takashi Ogura, Tohru Mogami
Microelectronic Engineering   46 187-190   1999年5月
We have developed a 100-kV point electron-beam (EB) system for the fabrication of sub-0.1-μm MOS devices on 8-inch wafers and x-ray masks. The calculated beam diameter is less than 4 nm at 100 kV and 7 nm at 50 kV. The EB system has a large deflec...
Risho Koh, Risho Koh, Tohru Mogami, Tohru Mogami, Haruo Kato, Haruo Kato
IEICE Transactions on Electronics   E80-C 893-897   1997年12月
Device design to reduce the abnormal operation due to the floating body effect was investigated for 0.2 m fully depleted SOI-MOSFETs, by use of a two-dimensional device simulator. It was found that the critical drain voltage and the critical multi...
Masanori Izumikawa, Masanori Izumikawa, Hiroyuki Igura, Hiroyuki Igura, Koichiro Furuta, Hiroshi Ito, Hitoshi Wakabayashi, Ken Nakajima, Tohru Mogami, Tadahiko Horiuchi, Masakazu Yamashina, Masakazu Yamashina
IEEE Journal of Solid-State Circuits   32 52-60   1997年1月
This paper describes a 0.25-μm CMOS 0.9-V 100-MHz DSP core which is composed of a 2-mW 16-b multiplier-accumulator and a 1.5-mW 8-kb SRAM. High-speed operation with a supply of less than 1 V has been achieved by developing 0.25-μm CMOS technology,...
Kazuo Terada, Tohru Mogami
Electronics and Communications in Japan, Part II: Electronics (English translation of Denshi Tsushin Gakkai Ronbunshi)   80 11-17   1997年1月
A test circuit in which many MOSFETs of identical structure are parallel connected is proposed for measuring the standard deviation of MOSFET threshold voltage. The threshold voltage, which is extracted from the drain-current versus gate-voltage (...
Tohru Mogami, Hitoshi Wakabayashi, Yukishige Saito, Toru Tatsumi, Takeo Matsuki, Takemitsu Kunio
IEEE Transactions on Electron Devices   43 932-939   1996年12月
A low-resistance self-aligned Ti-silicide process featuring selective silicon deposition and subsequent preaworphization (SEDAM) is proposed and characterized for sub-quarter micron CMOS devices. 0.15-μm CMOS devices with low-resistance and unifor...
寺田 和夫, 最上 徹
電子情報通信学会論文誌. C-II, エレクトロニクス, II-電子素子・応用   79(11) 691-697   1996年11月
大量の同一構造MOSFETを並列接続したテスト回路を用いて,しきい値電圧の標準偏差を簡単に測定する方法を提案している.このテスト回路を一つのMOSFETとみなし,そのドレーン電流とゲート電圧の関係からしきい値電圧を抽出すると,その値は同回路に含まれるすべてのMOSFETのしきい値電圧の平均値よりも標準偏差に関係した量だけ異なる値を示す.このことを利用すると,MOSFETのしきい値電圧標準偏差を簡単に測定することができる.本論文はその測定原理,単体MOSFETを用いたその実験的確認,そして精...
Mogami Tohru, Johansson Lars E. G., Sakai Isami, Fukuma Masao
IEICE transactions on electronics   78(3) 255-260   1995年3月
Surface-channel PMOSFETs are suitable for use in the quarter micron CMOS devices. For surface-channel PMOSFETs with p^+ poly-Si gates, boron penetration and hot-carrier effects were investigated. When the annealing temperature is higher and the ga...
R. Koh, T. Mogami
IEEE Electron Device Letters   15 327-329   1994年1月
The carrier recombination influence on the floating body effect for fully depleted n-channel SOIMOSFET was analyzed by device simulation. It was found that the hole diffusion to the source electrode is negligibly small and that the surface recombi...
T. Mogami, H. Okabayashi, A. Tanikawa, E. Nagasawa
Nuclear Inst. and Methods in Physics Research, B   39 500-503   1989年3月
The calculated maximum aspect ratio (depth-to-diameter ratio) for via-hole filling without cavity creation by bias-sputtering, considering the shadowing effect, was found to be in good agreement with the experimental value, which was practically l...
MOGAMI Tohru, OKABAYASHI Hidekazu, MORIMOTO Mitsutaka
Japanese journal of applied physics. Pt. 1, Regular papers & short notes   27(8) 1516-1520   1988年8月
Via-hole filling and surface planarization (planarized via-hole filling) were achieved by molybdenum (Mo) bias sputtering under high (〜80%) resputtering, i.e., high (〜 -600 V) substrate bias voltage, conditions. It was shown that Mo redeposition o...
Tohru Mogami, Hidekazu Okabayashi, Mitsutaka Morimoto
Japanese Journal of Applied Physics, Part 1: Regular Papers and Short Notes and Review Papers   27(8) 1516-1520   1988年8月
Via-hole filling and surface planarization (planarized via-hole filling) were achieved by molybdenum (Mo) bias sputtering under high (approximately 80%) resputtering, i.e., high (approximately -600 v) substrate bias voltage, conditions. It was sho...
T. Mogami, H. Okabayashi, E. Nagasawa, M. Morimoto
17-23   1985年12月
Planarized via-hole filling properties and limitations, using RF bias sputtering, have been investigated. It was found that planarized via-hole filling with molybdenum (Mo) was accomplished for via-holes with a lower than 0. 6 aspect ratio under -...

Misc

 
最上 徹
化学と工業 = Chemistry and chemical industry   66(1) 12-14   2013年1月
藤方 潤一, 大橋 啓之, 最上 徹
光学   40(2) 98-103   2011年2月
大橋 啓之, 鳥居 淳, 最上 徹
電子情報通信学会誌   93(11) 933-937   2010年11月
LSIのグローバル配線における消費電力,シグナルインテグリティ等の課題を解決するために光配線を導入する検討を行った.Siフォトニクス,表面プラズモンなどの光技術により,寸法的にはLSI内の機能ブロック間を光配線で結ぶことができ,また配線遅延が低減することを示すことができる.ここでは,最新の光配線技術に基づき光配線のアーキテクチャについて考察した内容を報告する.
最上 徹, 須賀 治, 森 一朗
應用物理   78(8) 765-773   2009年8月
Takayasu Sakurai, Akira Matsuzawa, Takakuni Douseki, Takakuni Douseki, Hideaki Matsuhashi, Toshiaki Tsuchiya, Yasuhisa Omura, Hiroshi Shimomura, Masashi Yonemaru, Koji Fujii, Atsushi Kameyama, Hiroshi Kawaguchi, Tsuneo Tsukahara, Minoru Kozaki, Masayoshi Kinoshita, Akihiro Sawada, Yasuyuki Matsuya, Jun Terada, Yoshitsugu Inagaki, Tsuneaki Fuse, Yusuke Ohtomo, Hiroshi Koizumi, Shunsuke Baba, Kazuyoshi Nishimura, Yoshifumi Yoshida, Norio Hama, Tohru Mogami, Toshiro Hiramoto, Ken Uchida, Shin Ichi Takagi, Toshinori Numata
Fully-Depleted SOI CMOS Circuits and Technology: For Ultralow-Power Applications   1-411   2006年12月
The most important issue confronting CMOS technology is the power explosion of chips arising from the scaling law. Fully-depleted (FD) SOI technology provides a promising low-power solution to chip implementation. Ultralow-power VLSIs, which have ...
最上 徹
應用物理   75(9)    2006年9月
大嶋 重利, 最上 徹, 国井 誠, 脇山 徳雄
応用物理   54(3) 252-259   1985年
An apparatus for scanning-laser annealing with a CW CO2 laser was designed and constructed. Scanning-laser annealing applied to amorphous V-Si sputtered films caused a structural change to the A 15 V3Si phase with a Tc onset at 15 K. Superconducti...

書籍等出版物

 
桜井 貴康, Matsuzawa Akira, Douseki Takakuni
Springer   ISBN:0387292187

講演・口頭発表等

 
田中 有, 最上 徹
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報   2015年10月29日   
Tsuyoshi Horikawa, Tsuyoshi Horikawa, Tohru Mogami
IEEE International Conference on Group IV Photonics GFP   2015年10月23日   
© 2015 IEEE. The dimension control technology for silicon photonics devices based on 40-nm-node CMOS technology are reviewed. By using ArF immersion lithography in the fabrication technology, the high-level reproducihility in resonant wavelength o...
Tsuyoslii Horikawa, Tsuyoslii Horikawa, Tohru Mogami
IEEE International Conference on Group IV Photonics GFP   2015年10月23日   
© 2015 IEEE. The dimension control technology for silicon photonics devices based on 40-nm-node CMOS technology are reviewed. By using ArF immersion lithography in the fabrication technology, the high-level reproducihility in resonant wavelength o...
堀川 剛, 最上 徹
電子情報通信学会ソサイエティ大会講演論文集   2015年8月25日   
堀川 剛, 志村 大輔, 鄭 錫煥, 徳島 正敏, 最上 徹
電子情報通信学会ソサイエティ大会講演論文集   2014年9月9日   
Daisuke Shimura, Tsuyoshi Horikawa, Hideaki Okayama, Seok Hwan Jeong, Masatoshi Tokushima, Hironori Sasaki, Tohru Mogami
IEEE International Conference on Group IV Photonics GFP   2014年1月1日   
© 2014 IEEE. World-record low propagation losses for single-mode silicon waveguides with TE-polarization were demonstrated. As the results of precise width control, the deviation of 1.8nm was confirmed for the resonance peaks of a ring-resonator o...
Hideyuki Nakamura, Hideyuki Nakamura, Taiki Uemura, Taiki Uemura, Kan Takeuchi, Kan Takeuchi, Toshikazu Fukuda, Toshikazu Fukuda, Shigetaka Kumashiro, Shigetaka Kumashiro, Tohru Mogami, Tohru Mogami
IEEE International Reliability Physics Symposium Proceedings   2012年9月28日   
Neutron induced single event transient (SET) has been measured on NAND and inverter (INV) chain with changing fan-out, drive strength, size of drain diffusion area, temperature and VDD on 40nm and 90nm bulk CMOS technology. As the pulse width dist...
Kazuo Terada, Ryo Takeda, Katsuhiro Tsuji, Takaaki Tsunomura, Akio Nishida, Tohru Mogami
IEEE International Conference on Microelectronic Test Structures   2012年5月24日   
The effect of Device Matrix Array structure on MOSFET g m- variability measurement is studied. One of the two transfer gates, which are connected to an MOSFET source terminal for both Kelvin measurement and addressable access, is removed. This mod...
Katsuhiro Tsuji, Kazuo Terada, Ryo Takeda, Takaaki Tsunomura, Akio Nishida, Tohru Mogami
IEEE International Conference on Microelectronic Test Structures   2012年5月24日   
The threshold voltage variations for the MOSFETs having various channel structures are evaluated from their measured capacitance-voltage (C-V) curves. It is found that they show reasonable dependence on the channel structure and smaller than those...
高谷 聡, 坂東 要志, 大川 徹, 宝本 敏治, 山田 利夫, 早田 征明, 熊代 成孝, 最上 徹, 永田 真
電子情報通信学会総合大会講演論文集   2012年3月6日   
Hironori Sakamoto,Shigetaka Kumashiro,Shigeo Sato,Naoki Wakita,Tohru Mogami
Thirteenth International Symposium on Quality Electronic Design, ISQED 2012, Santa Clara, CA, USA, March 19-21, 2012   2012年   
Kiyoshi Takeuchi, Akio Nishida, Shiro Kamohara, Toshiro Hiramoto, Tohru Mogami
Digest of Technical Papers - Symposium on VLSI Technology   2011年9月16日   
It is shown, using kinetic Monte Carlo simulation, that variability in the amount of point defects created by source/drain (S/D) implantation can significantly increase NFET random fluctuation through the modulation of boron transient enhanced dif...
T. Tsunomura, J. Nishimura, A. Kumar, A. Nishida, S. Inaba, K. Takeuchi, T. Hiramoto, T. Hiramoto, T. Mogami
Digest of Technical Papers - Symposium on VLSI Technology   2011年9月16日   
VT variability degradation induced by negative bias temperature instability (NBTI) and its relation with random dopant fluctuation (RDF) are investigated by a special large-scale (16000 PFETs) device matrix array (DMA) TEG exclusive for NBTI varia...
Kazuo Terada, Kazuhiko Sanai, Katsuhiro Tsuji, Takaaki Tsunomura, Akio Nishida, Tohru Mogami
IEEE International Conference on Microelectronic Test Structures   2011年9月9日   
The dopant uniformity in an MOSFET channel is estimated using the test MOSFET array which includes many MOSFETs with different channel length. Takeuchi coefficient as a function of the channel length is calculated from the measured threshold volta...
Katsuhiro Tsuji, Kazuo Terada, Ryota Kikuchi, Takaaki Tsunomura, Akio Nishida, Tohru Mogami
IEEE International Conference on Microelectronic Test Structures   2011年9月9日   
Test structure for charge-based capacitance measurement (CBCM) is improved, to achieve higher accuracy of measuring capacitance-voltage (C-V) curves for actual size MOSFETs. Capacitance mismatch between the device under test (DUT) and the referenc...
Tohru Mogami
Extended Abstracts of the 11th International Workshop on Junction Technology, IWJT 2011   2011年9月1日   
CMOS scaling has been a basic power of LSI development for higher performance, higher packing density and lower cost. For device scaling-down, size miniaturization has been one of the important issues to fabricate fine devices. Furthermore, normal...
水谷 朋子, Kumar Anil, 西田 彰男, 竹内 潔, 稲葉 聡, 蒲原 史朗, 寺田 和夫, 最上 徹, 平本 俊郎
電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   2011年8月18日   
High-k/Metal-Gate(HKMG)MOSFETのV_<TH>ばらつきをTakeuchiプロットを用いて評価し,従来のSiON絶縁膜/Poly Si Gate(SiON)MOSFETと比較した.Takeuchiプロットに必要なパラメータ等はC-V測定から求めた.その結果,HKMG MOSFETでは,離散不純物揺らぎ(RDF)によるばらつきは確かに抑制されているものの,他の要因に起因する特性ばらつきが大きいことが明らかとなった.TakeuchiプロットはSiON MOSFETのみで...
Kumar Anil, 水谷 朋子, 西田 彰男, 竹内 潔, 稲葉 聡, 蒲原 史朗, 寺田 和夫, 最上 徹, 平本 俊郎
電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   2011年8月18日   
微細トランジスタにおける電流立上り電圧(Current-Onset Voltage,COV)とDIBLの統計解析を行った,COVは,我々が最近見いだした電流ばらつき要因の一つである.三次元デバイスシミュレーションの結果,しきい値電圧ばらつき(σVm)のゲート長・ゲート幅依存性はペリグロムプロットで一直線上にのるが,σCOVおよびσDIBLは,特にゲート長が短い領域において直線からはずれることがわかった.そのメカニズムについて検討した.
高谷 聡, 坂東 要志, 大川 透, 早田 征明, 宝本 敏治, 山田 利夫, 熊代 成孝, 最上 徹, 永田 真
電子情報通信学会技術研究報告. ICD, 集積回路   2011年7月14日   
アナログ回路の基板雑音応答は、雑音の発生源から対象回路までの基板伝播と、回路を構成するデバイスの感度とで構成されており、基板雑音感度解析は回路を構成するデバイスの物理レイアウトと、フィンガ単位で基板伝播を考慮する必要があることを示した。これを確認するため、アナログ増幅回路の基板雑音感度評価系を用い、90nm CMOSテクノロジにて試作したテストチップに搭載したジオメトリの異なる差動増幅回路の基板雑音応答を、オンチップで実測評価した。また、アナログ回路における基板雑音感度解析モデルとして物理...
坂東 要志, 高谷 聡, 長谷川 貴士, 大川 徹, 宝本 敏治, 山田 利夫, 早田 征明, 熊代 成孝, 最上 徹, 永田 真
電子情報通信学会総合大会講演論文集   2011年2月28日   
宋 驍嵬, 鈴木 誠, 更屋 拓哉, 西田 彰男, 角村 貴昭, 蒲原 史朗, 竹内 潔, 稲葉 聡, 最上 徹, 平本 俊郎
電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   2011年1月24日   
DMA SRAM TEGを用いて,各トランジスタのV_<th>, DIBL, gm,基板バイアス係数を実測し,スタティックノイズマージンとの関連を調べた.その結果,V_<th>のみでなく,DIBLがSRAMの安定性に大きく影響を与えていることを明らかにした.SRAMの安定性を正確に見積もるには,DIBLばらつきを考慮することが必須である.
Satoshi Takaya,Yoji Bando,Toru Ohkawa,Toshiharu Takaramoto,Toshio Yamada,Masaaki Souda,Shigetaka Kumashiro,Tohru Mogami,Makoto Nagata
Proceedings of the 12th International Symposium on Quality Electronic Design, ISQED 2011, Santa Clara, California, USA, 14-16 March 2011   2011年   
T. Hiramoto, T. Hiramoto, T. Mizutani, A. Kumar, A. Nishida, T. Tsunomura, S. Inaba, K. Takeuchi, S. Kamohara, T. Mogami
Proceedings - IEEE International SOI Conference   2010年12月30日   
Intrinsic channel SOI MOSFETs were fabricated and their variability were compared with conventional bulk MOSFETs. It is found for the first time that, besides VTH variability, both DIBL variabitlity and current-onset voltage variability are well s...
X. Song, M. Suzuki, T. Saraya, A. Nishida, T. Tsunomura, S. Kamohara, K. Takeuchi, S. Inaba, T. Mogami, T. Hiramoto, T. Hiramoto
Technical Digest - International Electron Devices Meeting, IEDM   2010年12月1日   
The static noise margin (SNM) as well as Vth, gm, body factor, and drain-induced-barrier-lowering (DIBL) in individual transistors in SRAM cells are directly measured by 16k bit device-matrix-array (DMA) SRAM TEG. It is found that, besides Vth var...
Masaaki Soda, Yoji Bando, Satoshi Takaya, Toru Ohkawa, Toshiharu Takaramoto, Toshio Yamada, Shigetaka Kumashiro, Tohru Mogami, Makoto Nagata
2010 IEEE Asian Solid-State Circuits Conference, A-SSCC 2010   2010年12月1日   
A sine-wave noise generator with a harmonic-eliminated waveform is proposed for measuring the noise tolerance of analog IPs. In the waveform, harmonics up to the thirteenth harmonic are eliminated by combining seven rectangular waves with 22.5-deg...
大橋 啓之, 最上 徹
電子情報通信学会技術研究報告. ICD, 集積回路   2010年11月22日   
LSIチップ上への光配線技術導入は,シグナルインテグリティおよびピン数問題に対する優れた回答になる可能性を持っている.課題とされてきたコストおよびデバイスサイズについても,シリコンフォトニクスおよびナノフォトニクスにより大幅に改善されてきた.ここでは最新の光配線デバイス技術はどこまでLSIチップの配線設計を変えうるかについて議論する.
高谷 聡, 坂東 要志, 長谷川 貴士, 大川 徹, 早田 征明, 宝本 敏治, 山田 利夫, 熊代 成孝, 最上 徹, 永田 真
電子情報通信学会技術研究報告. ICD, 集積回路   2010年11月22日   
アナログ増幅回路における信号利得と基板ノイズ応答のその場評価システムを90 nm CMOSテクノロジで試作し、ジオメトリや動作状態の異なる32種類の増幅回路の基板感度が評価可能な評価系を構築した。またこの実測結果に基づき、基板感度発生メカニズムについての考察を行い、信号利得と基板感度が線形な関係にある一方、テール電流源の出力抵抗値によって基板感度が大きく変化することを示した。
田中 克彦, 中村 英之, 上村 大樹, 竹内 幹, 福田 寿一, 熊代 成孝, 最上 徹
電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   2010年11月4日   
宇宙線中性子起因の二次イオンが発生させた電荷によって生じたエラー信号パルスが組み合わせ回路中を伝播するSingle Event Transient (SET)現象によって引き起こされるロジック回路の誤動作が懸念されている。単体MOS構造における電荷収集電流波形を元に、インバータセルにおいて発生するSETパルス幅を推定するモデルを提案した。SPICEを必要とせず、また、予めTCAD計算しておく電荷収集電流波形も少なくて済むという特長がある。計算されたパルス幅はmixed-mode TCADに...
T. Tsunomura, A. Kumar, T. Mizutani, C. Lee, A. Nishida, K. Takeuchi, S. Inaba, S. Kamohara, K. Terada, T. Hiramoto, T. Hiramoto, T. Mogami
Digest of Technical Papers - Symposium on VLSI Technology   2010年10月19日   
Causes of drain current local variability are analyzed by decomposing into current variability components. Besides VTH and Gm components, it is newly found that effects of "current onset" variability caused by channel potential fluctuations largel...
平本 俊郎, 鈴木 誠, 更屋 拓哉, 清水 健, 西田 彰男, 蒲原 史朗, 竹内 潔, 最上 徹
電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   2010年8月19日   
16kビットSRAMセルの大規模デバイスマトリクスアレーTEG(DMA-TEG)を設計・試作し,SRAMのスタティックノイズマージン(SNM)とセル内の個々のトランジスタ特性のばらつきを直接測定した.測定の結果,片側のSNMは±4σまで正規分布を示すことが明らかとなった.また,測定したV_<th>をそのまま用いてSNMのシミュレーションを行ったところ,シミュレーションによるSNMは実測したSNMより大きいことが明らかとなった.この結果から,実測のSNMばらつきはV_<th>ばらつきのみでは...
水谷 朋子, 角村 貴昭, Kumar Anil, 西田 彰男, 竹内 潔, 稲葉 聡, 蒲原 史朗, 寺田 和夫, 最上 徹, 平本 俊郎
電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   2010年8月19日   
大規模DMA-TEGにより65nm技術で作製したMOSトランジスタの電流ばらつきを測定し、電流ばらつきがしきい値電圧ばらつきおよびG_mばらつきのみではなく、「電流立上り電圧」ばらつきによってもばらつくことを明らかにした。また、シミュレーションと実測により、「電流立上り電圧」ばらつきが、不純物によるチャネルポテンシャルの揺らぎに起因することを明らかにした。
平本 俊郎, 鈴木 誠, 更屋 拓哉, 清水 健, 西田 彰男, 蒲原 史朗, 竹内 潔, 最上 徹
電子情報通信学会技術研究報告. ICD, 集積回路   2010年8月19日   
16kビットSRAMセルの大規模デバイスマトリクスアレーTEG(DMA-TEG)を設計・試作し,SRAMのスタティックノイズマージン(SNM)とセル内の個々のトランジスタ特性のばらつきを直接測定した.測定の結果,片側のSNMは±4σまで正規分布を示すことが明らかとなった.また,測定したV_<th>をそのまま用いてSNMのシミュレーションを行ったところ,シミュレーションによるSNMは実測したSNMより大きいことが明らかとなった.この結果から,実測のSNMばらつきはV_<th>ばらつきのみでは...
水谷 朋子, 角村 貴昭, Kumar Anil, 西田 彰男, 竹内 潔, 稲葉 聡, 蒲原 史朗, 寺田 和夫, 最上 徹, 平本 俊郎
電子情報通信学会技術研究報告. ICD, 集積回路   2010年8月19日   
大規模DMA-TEGにより65nm技術で作製したMOSトランジスタの電流ばらつきを測定し、電流ばらつきがしきい値電圧ばらつきおよびG_mばらつきのみではなく、「電流立上り電圧」ばらつきによってもばらつくことを明らかにした。また、シミュレーションと実測により、「電流立上り電圧」ばらつきが、不純物によるチャネルポテンシャルの揺らぎに起因することを明らかにした。
高見澤 悠, 清水 康雄, 永井 康介, 外山 健, 井上 耕治, 矢野 史子, 角村 貴昭, 西田 彰男, 最上 徹
日本物理学会講演概要集   2010年8月18日   
坂東 要志, 高谷 聡, 長谷川 貴士, 大川 徹, 早田 征明, 宝本 敏治, 山田 利夫, 熊代 成孝, 最上 徹, 永田 真
映像情報メディア学会技術報告   2010年7月22日   
1.0V 90nm CMOSプロセスにおいて、増幅回路の差動対個々のトランジスタのV_<th>をDC測定によってその場評価できるテストチップの開発を行った。また、連続時間で信号波形を検出できるオンチップモニタ回路を同時に実装し、V_<th>評価とAC応答の両方を同じトランジスタについて評価できる評価系の構築を行い、実測評価を行った。これらの結果より、差動増幅回路におけるV_<th>とAC利得の相関性を評価した。意図的に非対称な設計を行った増幅回路の差動対を評価することにより、差動対のミスマ...
坂東 要志, 高谷 聡, 長谷川 貴士, 大川 徹, 早田 征明, 宝本 敏治, 山田 利夫, 熊代 成孝, 最上 徹, 永田 真
電子情報通信学会技術研究報告. ICD, 集積回路   2010年7月15日   
1.0V 90nm CMOSプロセスにおいて、増幅回路の差動対個々のトランジスタのV_<th>をDC測定によってその場評価できるテストチップの開発を行った。また、連続時間で信号波形を検出できるオンチップモニタ回路を同時に実装し、V_<th>評価とAC応答の両方を同じトランジスタについて評価できる評価系の構築を行い、実測評価を行った。これらの結果より、差動増幅回路におけるV_<th>とAC利得の相関性を評価した。意図的に非対称な設計を行った増幅回路の差動対を評価することにより、差動対のミスマ...
Tohru Mogami
Proceedings of SPIE - The International Society for Optical Engineering   2010年7月14日   
In Si-LSI industry, the variation of device characteristics has been one of the issues because of 10-year-lifetime LSI and high-yield mass production, and it has been continuously developing the several methods to mitigate and straighten out it. C...
Toshiaki Tsuchiya, Yuki Mori, Yuta Morimura, Tohru Mogami, Yuzuru Ohji
ESSDERC 2009 - Proceedings of the 39th European Solid-State Device Research Conference   2009年12月1日   
Fluctuations in not only the number but also the individual carrier capture rate of interface traps in small gate-area MOSFETs containing only less than several interface traps have been investigated from an understanding of newly observed transie...
T. Tsunomura, A. Nishida, F. Yano, A. T. Putra, K. Takeuchi, S. Inaba, S. Kamohara, K. Terada, T. Mama, T. Hiramoto, T. Hiramoto, T. Mogami
Digest of Technical Papers - Symposium on VLSI Technology   2009年11月16日   
Extra VT variability sources in NMOS are investigated using Takeuchi plot. It is clearly shown that VT variation of boron channel NMOS cannot be explained solely by the channel depth profiles. Moreover it is clarified that boron TED is the dominan...
T. Tsunomura, A. Nishida, F. Yano, A. T. Putra, K. Takeuchi, S. Inaba, S. Kamohara, K. Terada, T. Hiramoto, T. Hiramoto, T. Mogami
Digest of Technical Papers - Symposium on VLSI Technology   2008年9月23日   
Using 1M DMA-TEG, the analyses of 5σ Vth fluctuation in 65nm-MOSFETs were carried out. Physical and electrical analyses confirmed that random dopant fluctuation is dominant though NMOSFET has larger fluctuation as compared with PMOSFET. To explain...
最上 徹
應用物理   2007年9月10日   
Tohru Mogami
ICSICT-2006: 2006 8th International Conference on Solid-State and Integrated Circuit Technology, Proceedings   2007年8月2日   
Sub-10nm CMOS devices are the critical issue, because CMOS scaling is going to be sub-25nm regime. Scaling issues of nano-size MOSFETs can be discussed on the basis of sub-10 nm MOSFETs characteristics, which have been developed and confirmed swit...
H. Wakabayashi, T. Tatsumi, N. Ikarashi, M. Oshida, H. Kawamoto, N. Ikezawa, T. Ikezawa, T. Yamamoto, M. Hane, Y. Mochizuki, T. Mogami
Technical Digest - International Electron Devices Meeting, IEDM   2005年12月1日   
Improved sub-10-nm CMOS devices have been investigated by the elevated source/drain extensions (eSDE) using the tunneling silicon selective epitaxial growth (Si-SEG) in the reverse-order source/drain formation. In this eSDE technology, the SEG-Si ...
Hitoshi Wakabayashi, Tatsuya Ezaki, Toyoji Yamamoto, Masami Hane, Tohru Mogami
Proceedings - Electrochemical Society   2005年12月1日   
We discuss the sub-10-nm planar-bulk-CMOS devices achieved by a lateral source/drain (S/D) junction control using the precisely-controlled gate-electrode, shallow source/drain extensions (SDE) and steep halo.Direct-tunneling currents between sourc...
Tohru Mogami
Proceedings - Electrochemical Society   2004年12月1日   
Ultra-small MOSFET device design, High-k gate-stacked devices and Low-k/Cu interconnects are described from the viewpoint of process modules of scaled ULSIs. Sub-10nm planar bulk-CMOS devices were demonstrated by the strict impurity profile contro...
Hitoshi Wakabayashi, Tatsuya Ezaki, Masami Hane, Takeo Ikezawa, Toshitsugu Sakamoto, Hisao Kawaura, Shigeharu Yamagami, Nobuyuki Ikarashi, Kiyoshi Takeuchi, Toyoji Yamamoto, Tohru Mogami
Technical Digest - International Electron Devices Meeting, IEDM   2004年12月1日   
Transport properties of sub-10-nm planar bulk MOS-FETs have been evaluated. Direct-tunneling currents between source and drain (S/D) regions with not only the gate-length effects but also "drain-induced tunneling modulation (DITM)" effects are cle...
M. Togo, T. Fukai, Y. Nakahara, S. Koyama, M. Makabe, E. Hasegawa, M. Nagase, T. Matsuda, K. Sakamoto, S. Fujiwara, Y. Goto, T. Yamamoto, T. Mogami, M. Ikeda, Y. Yamagata, K. Imai
Digest of Technical Papers - Symposium on VLSI Technology   2004年10月1日   
We have developed a power-aware CMOS technology featuring variable V DD and back-bias control. Three typical operation modes are defined: high-speed mode (VDD=1.2V, VB=0V), nominal mode (V DD=0.9V, VB=-0.5V) and power-save mode (V DD=0.6V, VB=-2.0...
東郷 光洋, 深井 利憲, 中原 寧, 小山 晋, 真壁 昌里子, 長谷川 英司, 永瀬 正俊, 松田 友子, 坂本 圭司, 藤原 秀二, 後藤 啓郎, 山本 豊二, 最上 徹, 山縣 保司, 今井 清隆
電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   2004年8月13日   
電源電圧(V_<DD>)と基板電圧(V_B)の制御による高信頼な低電力65nmCMOSFET用パワーマネージメント技術を開発した。CMOSFETの高性能化と低消費電力化のために、3つの動作モード:ハイスピードモード(V_<DD>=1.2V、V_B=0V)、ノミナルモード(V_<DD>=0.9V、V_B=-0.5V)、パワーセーブモード(V_<DD>=0.6V、V_B=-2.0V)を設定した。パワーセーブモードは、ノミナルモードに比べて1桁のスタンバイリーク電流を低減した。一方、ハイスピード...
岩本 敏幸, 小倉 卓, 寺井 真之, 渡辺 啓仁, 渡部 平司, 五十嵐 信行, 宮村 真, 辰巳 徹, 西藤 哲史, 森岡 あゆ香, 渡部 宏治, 斎藤 幸重, 矢部 裕子, 五十嵐 多恵子, 増崎 幸治, 望月 康則, 最上 徹
電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   2004年1月9日   
低消費電力用、90nmノード向けに閾値バランスの取れたHfSiOゲートトランジスタを実現した。キーテクノロジーは、Poly-Si/HfSiO界面酸化によって引き起こされる閾値不安定性の抑制と閾値コントロールで用いたチャネルエンジニアリングである.これらの技術を用いて、5pA/μm以下のIoffで高Ion(N/PFET: 469/140 μA/μm)を有するHfSiOゲートCMOSを実現した。また、リングオシレーター及び読み取りマージンのあるSRAMセル動作を確認した。
Toshiyuki Iwamoto, Takashi Ogura, Masayuki Terai, Hirohito Watanabe, Heiji Watanabe, Nobuyuki Ikarashi, Makoto Miyamura, Toru Tatsumi, Motofumi Saitoh, Ayuka Morioka, Koji Watanabe, Yukishige Saito, Yuko Yabe, Taeko Ikarashi, Koji Masuzaki, Yasunori Mochizuki, Tohru Mogami
Technical Digest - International Electron Devices Meeting   2003年12月1日   
For 90 nm node poly-Si gated MISFETs with HfSiO(1.8nm) insulator, a nearly symmetrical set of Vth's for NFET and PFET: (0.38V and -0.46V, respectively) have been realized for low power device operation. The key technology is the suppression of Vth...
Hitoshi Wakabayashi, Shigeharu Yamagami, Nobuyuki Ikezawa, Atsushi Ogura, Mitsuru Narihiro, Koh Ichi Arai, Yukinori Ochiai, Kiyoshi Takeuchi, Toyoji Yamamoto, Tohru Mogami
Technical Digest - International Electron Devices Meeting   2003年12月1日   
Sub-10-nm planar-bulk-CMOS devices were clearly demonstrated by a lateral source/drain (S/D) junction control using the precisely-controlled gate-electrode, shallow source/drain extensions (SDE) and steep halo. Good cut-off characteristics were ob...
Ayuka Morioka, Hirohito Watanabe, Makoto Miyamura, Toru Tatsumi, Motohumi Saitoh, Takashi Ogura, Toshiyuki Iwamoto, Taeko Ikarashi, Yukishige Saito, Yuko Okada, Heiji Watanabe, Yasunori Mochiduki, Tohru Mogami
Digest of Technical Papers - Symposium on VLSI Technology   2003年10月1日   
MISFETs with HfSiO (EOT: 1.8 nm) gate insulator have been reached high Ion (95%) and low gate leakage current (1/100) against SiO2 gate film. This was achieved by the suppression of the remote coulomb scattering, caused by the electron traps in th...
若林 整, 竹内 潔, 山本 豊二, 最上 徹
電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   2003年8月15日   
高性能sub-50-nm CMOSデバイスを急峻なhalo構造により実現した.急峻halo構造は主に,高速昇降温スパイクアニール(High-Ramp-Rate Spike Annealing: HRR-SA)技術と,逆転ソース・ドレイン(Reverse-order s/D: R-S/D)形成技術を用いて形成した.その結果, 24/33-mm n/pMOSFETで,300 nA/μmのオフ電流と駆動電流800/400μA/μm (@1.2 V, T^<inv>_<ox> = 2.5 nm)の...
Lee Jong-Wook, Saitoh Yukisige, Koh Risho, YAMAGAMI Shigeharu, WAKABAYASHI Hitoshi, MOGAMI Tohru
電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   2002年6月24日   
ELFIN (ELevated Field INsulator) process for device isolation and SEP (S/D Elevated by Poly-Si Plugging) process for elevated S/D structure is developed for ultra-thin SOI MOSFETs with SOI film less than 20 nm. With ELFIN, reverse narrow channel e...
Lee Jong-Wook, Saitoh Yukisige, Koh Risho, YAMAGAMI Shigeharu, WAKABAYASHI Hitoshi, MOGAMI Tohru
電子情報通信学会技術研究報告. ED, 電子デバイス   2002年6月24日   
ELFIN (ELevated Field INsulator) process for device isolation and SEP (S/D Elevated by Poly-Si Plugging) process for elevated S/D structure is developed for ultra-thin SOI MOSFETs with SOI film less than 20 nm. With ELFIN, reverse narrow channel e...
東郷 光洋, 最上 徹
電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   2002年6月13日   
トランジスタのしきい値制御用不純物注入時に生じるノックオン酸素が、サブ100nmCMOSロジック用の膜厚1.5nmゲート酸窒化膜の膜質および膜形成機構に与える影響を検討した。しきい値制御用の不純物イオン注入時、酸素が犠牲酸化膜からシリコン基板内へノックオンされる。ノックオン酸素を含むシリコン基板上に膜厚2nm以下の酸窒化膜を形成した場合、ノックオン酸素またはノックオン酸素により生じた欠陥により、膜厚制御性・膜の品質およびデバイス特性が劣化する。一方、しきい値制御用の不純物イオン注入を、犠牲...
黄 俐昭, 竹内 潔, 最上 徹
電子情報通信学会総合大会講演論文集   2002年3月7日   
竹内 潔, 最上 徹
電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   2002年1月15日   
低電圧化したCMOSの性能を引出すには速度、動作電力、待機電力の3者を調停する最適なV_<TH>、V_<DD>、T_<OX>の設定が必須である。このような最適化を、多数ブロックから成り、複数のV_<TH>、V_<DD>、T_<OX>を使用する複雑なSoCにおいて実現するため、SoCの性能を1個の数値で代表できる評価関数(拡張エネルギ遅延積)を提案し、その妥当性を示した。この評価関数を用いると、最小値探索等によって最適なV_<TH>、V_<DD>、T_<OX>割当てを機械的に決定することがで...
東郷 光洋, 渡部 宏治, 寺井 真之, 深井 利憲, 成廣 充, 新井 浩一, 山本 豊二, 辰巳 徹, 最上 徹
電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   2002年1月14日   
シャロウ・トレンチ・アイソレーション(STI)は、微細素子領域を実現するために有効な技術であるが、チャネル幅が狭い場合、逆狭チャネル効果や信頼性劣化が生じることが分かった。これは、STIと接するチャネル端部にSi<100>面と異なる面方位が生じ、従来の酸化法では酸化膜成長速度に面方位依存性があるため、局所的にゲート酸化膜の膜厚が薄くなるためである。一方、反応性の強いラジカル酸素は、酸化速度に面方位依存性がないため、均一な膜厚かつ高信頼なゲート酸化膜を形成できることが分かった。酸化膜厚が1....
Jong Wook Lee, Hisashi Takemura, Yukisige Saitoh, Risho Koh, Shigeharu Yamagami, Tohru Mogami, Mitsuyoshi Uto, Nobuyuki Ikezawa, Nobuyuki Takasu
IEEE Symposium on VLSI Circuits, Digest of Technical Papers   2002年1月1日   
ELFIN (ELevated Field INsulator) process for device isolation and SEP (Source/Drain Elevated by Poly-Si Plugging) process for elevated S/D structure is developed for ultra-thin SOI MOSFETs with SOI film less than 20 nm. With ELFIN process, gate el...
Kazuya Uejima, Toyoji Yamamoto, Tohru Mogami
IEEE Symposium on VLSI Circuits, Digest of Technical Papers   2002年1月1日   
We have developed a design for a polycrystalline (poly-) gate to be used in high performance sub-100 nm CMOS devices. The inversion capacitance (Cinv) in a device with poly-gate was found to obviously decrease as the gate length becomes shorter in...
Kiyoshi Takeuchi, Tohru Mogami
Technical Digest - International Electron Devices Meeting   2001年12月1日   
A simple method for determining the optimal use of multiple transistor parameters (MP), i.e. multiple VTH, VDD, and TOX, for System-on-a-Chip's (SoC's) is proposed. Reasonable optimization results are automatically obtained for various SoC configu...
M. Togo, K. Watanabe, M. Terai, T. Fukai, M. Narihiro, K. Arai, S. Koyama, N. Ikezawa, T. Tatsumi, T. Mogami
Technical Digest - International Electron Devices Meeting   2001年12月1日   
We have demonstrated that oxynitridation using radical-O and -N improves reserves narrow channel effects (RNCE) and reliability in a sub-1.5 nm-thick gate-SiO2 FETs with narrow channel and shallow-trench isolation (STI), which is suitable for high...
KOH Risho, TAKEMURA Hisashi, TAKEUCHI Kiyoshi, MOGAMI Tohru
Extended abstracts of the ... Conference on Solid State Devices and Materials   2001年9月25日   
東郷 光洋, 渡部 宏治, 山本 豊二, 五十嵐 信行, 辰巳 徹, 小野 春彦, 最上 徹
電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   2001年3月8日   
サブ 0.1μmCMOS に必要である低リーク1.5nm ゲート絶縁膜の形成方法として、ラジカル酸窒化法を検討した。本ラジカル酸窒化法は、膜厚 2nm以下の極薄膜で窒素プロファイルを急峻に制御できることが分かった。その結果、ラジカル酸化後にラジカル窒化するプロセスにより、酸化膜換算膜厚1.5nm のゲート酸窒化膜においてトランジスタのオン電流を維持したままゲートリーク電流を2桁下げることができた。これは、ラジカル窒化により形成される酸窒化膜は誘電率が高いため、電気膜厚を一定にしたままゲ一ト...
黄 俐昭, 武村 久, 竹内 潔, 最上 徹
電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   2001年3月8日   
チャネル領域を真性半導体により形成したSOLMOSFETでは、不純物イオンに起因する電界がないため、キャリアの移動度が増し、ON電流が向上することが期待される。しかしこれまで、素子の微細化が、SOI構造による移動度向上効果、あるいはON電流向上効果にどのように影響するか積極的に議論されていない。そこでITRS (International Technology Roadmap for Semiconductor)に従った微細化が、SOIとバルクMOSFBTとの差にどのように影響するかをシミ...
田辺 昭, 中原 寧, 古川 昭雄, 最上 徹
電子情報通信学会総合大会講演論文集   2001年3月7日   
A. Tanabe, Y. Nakahara, A. Furukawa, T. Mogami
Digest of Technical Papers - IEEE International Solid-State Circuits Conference   2001年1月1日   
A redundant multi-valued logic was proposed for 10Gb/s complementary metal oxide semiconductor (CMOS) quadrupole data rate demultiplexer integrated circuit (IC). The proposed architecture of a 1:4 demultiplexer IC redundant 3-valued logic consists...
M. Tada, H. Ohtake, Y. Harada, M. Hiroi, S. Saito, T. Onodera, N. Furutake, J. Kawahara, M. Tagami, K. Kinoshita, T. Fukai, T. Mogami, Y. Hayashi
IEEE Symposium on VLSI Circuits, Digest of Technical Papers   2001年1月1日   
Barrier-metal-free (BMF), Cu dual-damascene interconnects (DDI) are fabricated in the plasma-polymerized, divinyl siloxane bis-benzocyclobutene (p-BCB: k=2.6) polymer film, which is featured by the anti-diffusive characteristics for the Cu. The BM...
M. Togo, K. Watanabe, M. Terai, S. Kimura, A. Morioka, T. Yamamoto, T. Tatsumi, T. Mogami
IEEE Symposium on VLSI Circuits, Digest of Technical Papers   2001年1月1日   
We will report the importance of high-density base-SiO2 for nitridation, and demonstrate a low-leakage and highly reliable 1.6 nm gate-SiON without performance degradation in n/pFETs using the radical process. It was found that the high-density 1....
H. Wakabayashi, M. Ueki, M. Narihiro, T. Fukai, N. Ikezawa, T. Matsuda, K. Yoshida, K. Takeuchi, Y. Ochiai, T. Mogami, T. Kunio
Technical Digest - International Electron Devices Meeting   2000年12月1日   
45-nm CMOS devices with a steep halo using a high-ramp-rate spike annealing (HRR-SA) are demonstrated with drive currents of 697 and 292 μA/μm for an off current less than 10 nA/μm at 1.2 V. For an off current less than 300 nA/μm, 33-nm pMOSFETs h...
M. Tagami, T. Fukai, M. Hiroi, J. Kawahara, K. Shiba, M. Tada, T. Onodera, S. Saito, K. Kinoshita, T. Ogura, M. Narihiro, K. Arai, K. Yamaguchi, M. Fukaishi, K. Kikuta, T. Mogami, Y. Hayashi
Technical Digest - International Electron Devices Meeting   2000年12月1日   
For high-speed CMOS devices, triple-layered Cu single damascene interconnects (SDI) with Cu-via plugs are fabricated in hybrid dielectric films of plasma-polymerized divinylsiloxan benzocyclobuten film (p-BCB: k=2.6) and p-CVD SiO2. No degradation...
K. Uejima, T. Yamamoto, T. Mogami
Technical Digest - International Electron Devices Meeting   2000年12月1日   
We have developed highly reliable poly-SiGe-gated CMOS devices using a poly-SiGe/a-Si (3 nm) gate structure for sub-0.1μm CMOS devices. It was found that by adding a thin amorphous-Si (a-Si) layer, QBD(50%) is improved compared with the convention...
M. Togo, T. Mogami
Technical Digest - International Electron Devices Meeting   2000年12月1日   
We have developed high-quality 1.5 nm SiON gate dielectrics using recoiled-oxygen-free processing. We found that oxygen recoiling from a sacrificial oxide during ion implantation or defects induced by recoiled oxygen change the growth mechanism of...
M. Mizuno, K. Anjo, Y. Sumi, H. Wakabayashi, T. Mogami, T. Horiuchi, M. Yamashina
Digest of Technical Papers - IEEE International Solid-State Circuits Conference   2000年12月1日   
The transmission of clock signals on microstrip lines was considered. A 100mm 2 5GHz clocking network was used to overcome the obstacles which were responsible for the reduction of clock-skew. The voltage swings in the transmission line were reduc...
黄 俐昭, 竹内 潔, 武村 久, 最上 徹
電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   2000年11月23日   
SOI膜厚10nm、ゲート長25nmのSOI-MOSFETにおいて、基板バイアスを変化させた際、しきい値電圧V_<TH>のゲート長Lに対する感度、SOI膜厚T_<SOI>に対する感度が、どう変化するかをシミュレーションした。また、これらの感度が基板バイアス電圧に依存することの起源を、特に電界の二次元効果に着目し、シミュレーションと解析モデルとを比較することにより考察した。デバイスシミュレーションから、|ΔV_<th>/ΔT_<SOI>|、ΔV_<th>/ΔLの双方を最小にする最適な基板バイ...
TAKEUCHI Kiyoshi, KOH Risho, MOGAMI Tohru
Extended abstracts of the ... Conference on Solid State Devices and Materials   2000年8月28日   
安生 健一朗, 水野 正之, 住 能和, 深石 宗生, 若林 整, 最上 徹, 堀内 忠彦, 山品 正勝
電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   2000年8月17日   
1GHzを越える高い周波数で動作するマイクロプロセッサに、クロック信号をオンチップ伝送線路で分配する手法について述べる。本手法では、オンチップ伝送線路を用いてクロックバッファ間の電磁波速度で信号伝播する。これにより、トランジスタや配線形状のばらつきに起因した伝播遅延時間の変動を小さくすることでクロックスキューを低減することができる。本手法を実証するため5GHzのクロックを10×10mm^2のチップへ分配する回路を0.1μm CMOSプロセスで設計した。その結果、シュミレーションにて20ps...
黄 俐昭, 最上 徹
電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   2000年3月13日   
MOSFETの性能向上を目的として、ストライプトゲートSOI-MOSFETを提案し、その特性をデバイスシミュレータにより検証した。この素子のしきい値電圧は、ゲート電極に埋め込んだ金属層の長さを変えることにより、変化させられる。系統的シミュレーションから、ゲート電界における一種の二次元効果により、ノンドープトチャネルSOI-MOSFETにおいて連続的にしきい値電圧を制御できること、チャネルドーピングを減らすことによりドレイン電流を増やせることが解った。2入力CMOS構成NANDチェーンに関す...
安生 健一朗, 水野 正之, 住 能和, 若林 整, 最上 徹, 堀内 忠彦, 山品 正勝
電子情報通信学会総合大会講演論文集   2000年3月7日   
M. Togo, K. Watanabe, T. Yamamoto, N. Ikarashi, K. Shiba, T. Tatsumi, H. Ono, T. Mogami
Digest of Technical Papers - Symposium on VLSI Technology   2000年1月1日   
We have developed a low-leakage and highly-reliable 1.5 nm SiON gate-dielectric by using radical oxynitridation. In this development, we introduce a new method for determining ultra-thin SiON gate-dielectric thickness based on the threshold voltag...
H. Wakabayashi, T. Yamamoto, Y. Saito, T. Ogura, M. Narihiro, K. Tsuji, T. Fukai, K. Uejima, Y. Nakahara, K. Takeuchi, Y. Ochiai, T. Mogami, T. Kunio
Digest of Technical Papers - Symposium on VLSI Technology   1999年12月1日   
A 0.10-μm CMOS device for system LSI was successfully integrated with a 40-nm gate sidewall (SW) using local-channel structure, offset spacer, highly-doped source/drain extensions (SDE), deep pocket, shallow source /drain (S/D) with 7-Ω/□ CoSi2 an...
K. Tsuji, K. Takeuchi, T. Mogami
Digest of Technical Papers - Symposium on VLSI Technology   1999年12月1日   
It is demonstrated that low temperature activation of the source/drain impurity, induced by the re-crystallization of an amorphous substrate layer, is effective for realizing scaled CMOS with abrupt junction profiles. Physical 50-nm gate length pF...
N. Kimizuka, T. Yamamoto, T. Mogami, K. Yamaguchi, K. Imai, T. Horiuchi
Digest of Technical Papers - Symposium on VLSI Technology   1999年12月1日   
This paper presents a new reliability scaling scenario for the CMOS devices with direct-tunneling ultra-thin gate oxide. Device degradation due to bias temperature instability (BTI) was studied. First, the stress voltage dependence of BTI results ...
Hitoshi Wakabayashi, Yukishige Saito, Kiyoshi Takeuchi, Tohru Mogami, Takemitsu Kunio
Technical Digest - International Electron Devices Meeting   1999年12月1日   
A W/TiN metal gate CMOS technology is newly proposed using a nitrogen-concentration-controlled TiNx film. This is based on a new finding that the threshold voltage of a TiNx gate MOSFET depends on the nitrogen concentration in the TiNx film. The t...
M. Togo, T. Mogami, R. Kubota, H. Nobusawa, M. Hamada, K. Inoue, K. Mikagi, K. Yoshida, E. Soda, S. Kishi, K. Satou, T. Yamamoto, K. Takeda, Y. Aimoto, Y. Nakazawa, et al
Technical Digest - International Electron Devices Meeting   1999年12月1日   
We have demonstrated three key integration technologies of thermally stable dual-gate CMOSFETs for DRAM-embedded ASICs. These technologies include: (1) a thermally stable W-polycide gate for every MOSFET and CoSi 2 diffusion for logic CMOS to main...
YAMAMOTO Toyoji, UEJIMA Kazuya, MOGAMI Tohru
Extended abstracts of the ... Conference on Solid State Devices and Materials   1999年9月20日   
Koichi Ishida, Hitoshi Wakabayashi, Tohru Mogami
Materials Research Society Symposium - Proceedings   1998年12月1日   
The mechanism of the narrow line effect in TiSi2 films on highly As-doped diffusion layers is studied by TEM observation of grains in the TiSi2. The narrow line effect is shown to be due to an enlargement of the TiSi2 grain size caused by regrowth...
Hitoshi Wakabayashi, Toyoji Yamamoto, Kazuyoshi Yoshida, Eiichi Soda, Ken ichi Tokunaga, Tohru Mogami, Takemitsu Kunio
Technical Digest - International Electron Devices Meeting   1998年12月1日   
Advanced tungsten/pn-poly-Si gate CMOS devices with ultra-low resistance of 1 Ω/□ have been demonstrated using Si/TiN buffer layer. Propagation delay time of inverter ring oscillator with this novel gate CMOS is greatly smaller than that with Co-s...
Naohiko Kimizuka, Toyoji Yamamoto, Tohru Mogami
Digest of Technical Papers - Symposium on VLSI Technology   1998年1月1日   
A new degradation scheme for ultrathin gate dielectric is presented on the basis of gate current. By using Drain Avalanche Hot Carrier (DAHC) injection, we demonstrate for the first time that the hot-carrier induced trap enhances direct-tunneling ...
Takashi Ogura, Toyoji Yamamoto, Yukishige Saito, Yoshihiro Hayashi, Tohru Mogami
Digest of Technical Papers - Symposium on VLSI Technology   1998年1月1日   
Shallow trench isolation (STI) technology is important to realize high-speed and high-packing-density CMOS-LSIs. A new SiN guard-ring on the upper edge of filled SiO2 for steep-sidewall STI is proposed and evaluated to improve the reverse narrow c...
山本 豊二, 小倉 卓, 斉藤 幸重, 上沢 兼一, 辰巳 徹, 最上 徹
半導体・集積回路技術シンポジウム講演論文集   1997年12月4日   
Hitoshi Wakabayashi, Toyoji Yamamoto, Toru Tatsumi, Ken'ichi Tokunaga, Takao Tamura, Tohru Mogami, Takemitsu Kunio
Technical Digest - International Electron Devices Meeting, IEDM   1997年12月1日   
High-performance 0.1 μm CMOS devices with elevated salicide film for gate electrode and source/drain (s/D) regions and 80-nm gate side-wall have been demonstrated by a novel silicon selective epitaxial growth (SEG) process. Both junction leakage c...
WAKABAYASHI Hitoshi, ANDOH Takeshi, MOGAMI Tohru, TATSUMI Toru, KUNIO Takemitsu
Extended abstracts of the ... Conference on Solid State Devices and Materials   1997年9月16日   
山本 豊二, 小倉 卓, 斉藤 幸重, 上沢 謙一, 辰巳 徹, 最上 徹
電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   1997年7月25日   
低電圧動作高性能CMOSデバイスを実現するにはゲート絶縁膜の薄膜化が必須である. 薄膜化に伴い, P^+ゲートPMOSのゲート電極中のボロンが絶縁膜を突き抜けることでデバイス特性を変動させたり信頼性が低下する等, 様々な問題が顕在化している. 我々はシリコン直接窒化+ウェット酸化法という窒素を多量に含んだ新しい極薄酸窒化膜の形成方法を提案し, MOSFET特性の評価を行った. その結果, 2.5nmの薄膜でPMOSのボロン突き抜けを抑制できること, NMOSのホットキャリア信頼性が向上する...
Toyoji Yamamoto, Takashi Ogura, Yukishige Saito, Ken&apos;ichi Uwasawa, Toru Tatsumi, Tohru Mogami
Digest of Technical Papers - Symposium on VLSI Technology   1997年1月1日   
Ultrathin gate dielectrics are important to realize high performance and low-voltage operation CMOS devices. An advanced ultrathin gate dielectric formation process, that is, direct nitridation of silicon and sequential oxidation, is proposed and ...
Hitoshi Wakabayashi, Takeshi Andoh, Kiyoyuki Sato, Kazuyoshi Yoshida, Hidenobu Miyamoto, Tohru Mogami, Takemitsu Kunio
Technical Digest - International Electron Devices Meeting   1996年12月1日   
A novel W/TiN/pn-poly-Si gate structure has been developed for merged memory and logic LSIs by using sub-quarter micron pn-poly-Si gate CMOS devices. Low-resistance and thermally stable tungsten (W) films were obtained by 5-nm titanium nitride (Ti...
寺田 和夫, 最上 徹
電子情報通信学会総合大会講演論文集   1996年3月11日   
MOSLSIの高集積化が進むに従い、MOSFET特性の標準偏差を簡単に評価する方法が重要になっている。本研究では、同一構造MOSFETを並列接続したものを1つのMOSFETのように取り扱うことによって、簡単にしきい値電圧の標準偏差を測定する方法を提案し、その実現可能性を調べる。
Toyoji Yamamoto, Akira Tanabe, Mitsuhiro Togo, Akio Furukawa, Tohru Mogami
Digest of Technical Papers - Symposium on VLSI Technology   1996年1月1日   
This study is carried out to evaluate the high-frequency characteristics of 0.1μm Si-MOSFETs and the influence of parasitic components of fMAX. Reductions of both the gate resistance and junction capacitance are found to be essential to achieve hi...

特許

 
黄 俐昭, 山上 滋春, 李 ジョンウー, 若林 整, 斎藤 幸重, 小椋 厚志, 成廣 充, 新井 浩一, 武村 久, 最上 徹, 山本 豊二, 落合 幸徳
黄 俐昭, 山上 滋春, 李 ジョンウー, 若林 整, 斎藤 幸重, 小椋 厚志, 成廣 充, 新井 浩一, 武村 久, 最上 徹, 山本 豊二, 落合 幸徳
最上 徹, 東郷 光洋, 渡部 宏治, 山本 豊二, 五十嵐 信行, 柴 和利, 辰巳 徹, 小野 春彦
堀内 忠彦, 石上 ▲隆▼司, 中村 弘幸, 最上 徹, 若林 整, 國尾 武光, 奥村 孝一郎
堀内 忠彦, 石上 ▲隆▼司, 中村 弘幸, 最上 徹, 若林 整, 國尾 武光, 奥村 孝一郎
齋藤 修一, 岡林 秀和, 最上 徹, 波田 博光, 青木 秀充
青木 秀充, 最上 徹, 岡林 秀和
最上 徹, 鍛治梁 喜代儀
長澤 英二, 最上 徹, 岡林 秀和
岡林 秀和, 最上 徹, 長澤 英二