吉川浩 (Ko Yoshikawa) - マイポータル

基本情報

所属: 国立研究開発法人産業技術総合研究所招聘研究員

学位: 博士（工学）(2006年6月早稲田大学)

研究者番号: 70895292
J-GLOBAL ID: 202101001844676328
researchmap会員ID: R000020598

経歴

2025年3月 - 現在

国立研究開発法人産業技術総合研究所
2020年8月 - 2025年2月

東北大学 (教授)

論文

Hardware-Efficient Activation Circuit for Edge Computing: Shifter-Polynomial Approximation of Leaky ReLU

Tao Li, Ko Yoshikawa, Tetsuo Endoh

IEEE Transactions on Circuits and Systems for Artificial Intelligence 1-11 2025年
Erratum: Hybrid Signed Convolution Module With Unsigned Divide-and-Conquer Multiplier for Energy-Efficient STT-MRAM-Based AI Accelerator (IEEE Transactions on Very Large Scale Integration (VLSI) Systems (2023) DOI: 10.1109/TVLSI.2023.3245099)

Tao Li, Yitao Ma, Ko Yoshikawa, Tetsuo Endoh

IEEE Transactions on Very Large Scale Integration (VLSI) Systems 31(6) 906 2023年6月1日
Hybrid Signed Convolution Module With Unsigned Divide-and-Conquer Multiplier for Energy-Efficient STT-MRAM-Based AI Accelerator

Tao Li, Yitao Ma, Ko Yoshikawa, Tetsuo Endoh

IEEE Transactions on Very Large Scale Integration (VLSI) Systems 1-5 2023年
Energy-Efficient Convolution Module With Flexible Bit-Adjustment Method and ADC Multiplier Architecture for Industrial IoT.

Tao Li 0005, Yitao Ma, Ko Yoshikawa, Osamu Nomura, Tetsuo Endoh

IEEE Transactions on Industrial Informatics 18(5) 3055-3065 2022年
Logic synthesizer with optimizations in two phases

Ko Yoshikawa, Saburo Muroga

The VLSI Handbook: Second Edition 36.1-36.8 2016年4月19日
Budgeting-free hierarchical design method for large scale and high-performance LSIs.

Yuichi Nakamura, Mitsuru Tagata, Takumi Okamoto, Shigeyoshi Tawada, Ko Yoshikawa

Proceedings of the 43rd Design Automation Conference(DAC) 955-958 2006年
Domino Logic Synthesis System and its Applications.

Ko Yoshikawa, Shigeto Inui, Yasuhiko Hagihara, Yuichi Nakamura, Takeshi Yoshimura

J. Circuits Syst. Comput. 15(2) 277-287 2006年
An Engineering Change Orders Design Method Based on Patchwork-Like Partitioning for High Performance LSIs

NAKAMURA Yuichi, YOSHIKAWA Ko, YOSHIMURA Takeshi

IEICE transactions on fundamentals of electronics, communications and computer sciences 88(12) 3351-3357 2005年12月1日
Timing Optimization Methodology Based on Replacing Flip-Flops by Latches

YOSHIKAWA Ko, KANAMARU Keisuke, HAGIHARA Yasuhiko, INUI Shigeto, NAKAMURA Yuichi, YOSHIMURA Takeshi

IEICE transactions on fundamentals of electronics, communications and computer sciences 87(12) 3151-3158 2004年12月1日
A fast hardware/software co-verification method for system-on-a-chip by using a C/C++ simulator and FPGA emulator with shared register communication.

Yuichi Nakamura, Kohei Hosokawa, Ichiro Kuroda, Ko Yoshikawa, Takeshi Yoshimura

Proceedings of the 41th Design Automation Conference(DAC) 299-304 2004年
Timing optimization by replacing flip-flops to latches.

Ko Yoshikawa, Yasuhiko Hagihara, Keisuke Kanamaru, Yuichi Nakamura, Shigeto Inui, Takeshi Yoshimura

Proceedings of the 2004 Conference on Asia South Pacific Design Automation: Electronic Design and Solution Fair 2004(ASP-DAC) 186-191 2004年
Logic Synthesizer with Optimizations in Two Phases.

Ko Yoshikawa, Saburo Muroga

The VLSI Handbook 1999年
Timing Optimization on Mapped Circuits.

Ko Yoshikawa, Hiroshi Ichiryu, Hisato Tanishita, Shigenobu Suzuki, Nobuyoshi Nomizu, Akira Kondoh

Proceedings of the 28th Design Automation Conference(DAC) 112-117 1991年

MISC

SX-8のCAD技術 (スーパーコンピュータSX-8特集) -- (SX-8のハードウェア)

吉川浩, 上島紳二, 今野良展

NEC技報 58(4) 29-32 2005年7月
LC-1 ラッチ変換による論理回路の遅延最適化(C. アーキテクチャ・ハードウェア)

吉川浩, 金丸恵祐, 萩原靖彦, 乾重人, 中村祐一

情報技術レターズ 1(1) 43-44 2002年9月13日
ハードウェア SX-6のCAD技術 (スーパーコンピュータSX-6特集)

嵯峨幸治, 多和田茂芳, 吉川浩

NEC技報 55(9) 26-30 2002年9月
ドミノ論理合成の提案

乾重人, 吉川浩, 宮沢義幸, 季京, 萩原靖彦, 吉川篤, 山品正勝

電子情報通信学会総合大会講演論文集 2000 72-72 2000年3月7日
FUSION2000による論理合成

栗原武, 村上敦子, 吉川浩, 一柳洋, 高崎茂, 李京

全国大会講演論文集 52 11-12 1996年3月6日
階層設計における遅延制約情報の自動算出手法

辻慎一, 山本孝司, 黒橋学, 金子信之, 桑原教雄, 吉川浩

全国大会講演論文集 50 101-102 1995年3月15日
Varchsyn(5) : 論理多段化手法

中村祐一, 若林一敏, 藤田友之, 吉川浩, 前田直孝

全国大会講演論文集 46 163-164 1993年3月1日
Varchsyn(7) : タイミング最適化I

栗原武, 吉川浩, 一柳洋, 鈴木重信, 前田直孝

全国大会講演論文集 46 167-168 1993年3月1日

所属学協会

IEEE

産業財産権

特許7731127 半導体回路装置及び論理回路設計支援装置

吉川浩, 馬奕涛, 遠藤哲郎, 野村修, 李涛
US11990901B2 Semiconductor circuit and support device for logic circuit design

Ko Yoshikawa, Yitao Ma, Tetsuo Endoh, Osamu Nomura, Li Tao
特願WO2022265044A1 演算処理装置

野村修, 遠藤哲郎, 馬奕涛, 吉川浩
特願WO2022230674A1 演算処理装置

野村修, 遠藤哲郎, 吉川浩, 李涛
US7617466B2 Circuit conjunctive normal form generating method, circuit conjunctive normal form generating device, hazard check method and hazard check device

Ko Yoshikawa
特許第4221730号回路連言標準形生成方法及び回路連言標準形生成装置並びにハザードチェック方法及びハザードチェック装置

吉川浩
特許第3695428号論理回路の遅延最適化システムおよびその最適化方法ならびに制御プログラム

金丸恵祐, 吉川浩
特許第3317344号遅延最適化装置並びに記録媒体

吉川浩
特開2001-084283 論理回路自動合成システムおよび論理回路自動合成方法

吉川浩
特開平11-328237 順序回路の形式的検証装置および方法

吉川浩
特許第2988521号論理回路の自動合成方式

吉川浩
特開平9-282355 論理回路のファンアウト調整方式

吉川浩
特開平6-231204 論理回路遅延時間最適化方法

吉川浩
特開平6-028422 順序回路の遅延時間計算方式

吉川浩
特開平5-143678 論理回路の遅延時間最適化方式

吉川浩
特開平5-101138 論理回路の遅延時間チエツクシステム

吉川浩

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