我々は, DRAM/ロジック混載LSIにおける新しいキャッシュ・アーキテクチャとして, 可変ラインサイズ・キャッシュ(VLSキャッシュ)を提案している.VLSキャッシュは, 高オンチップ・メモリバンド巾を活用し, プログラムの特徴に応じてラインサイズを変更することでシステム性能を向上させる.メモリ参照の空間的局所性が高い場合には, ラインサイズを拡大して, プリフェッチ効果によるヒット率の向上を達成する.一方, 空間的局所性が高い場合には, ラインサイズを縮小してコンフリクト・ミスの発生を回避する.本稿では, VLSキャッシュの詳細について説明し, その実現方式の1つである動的可変ラインサイズ・キャッシュ(D-VLSキャッシュ)を提案する.D-VLSキャッシュは, プログラム実行中のメモリアクセス・パタンから空間的局所性の度合いを判別し, 動的にラインサイズを変更する.コスト・パフォーマンスを評価した結果, 従来型の固定32バイトラインサイズ・キャッシュと比較して, D-VLSキャッシュは約22%の性能向上を実現した.また, その際のハードウェア・オーバヘッドは, 約17%であった.