犬石昌秀 (Masahide Inuishi) - マイポータル

基本情報

所属: 早稲田大学理工学術院教授

学位: Ph.D(Northwestern Univ.)

J-GLOBAL ID: 201601009039574978
researchmap会員ID: 7000017462

経歴

2003年4月 - 2016年2月

ルネサスエレクトロニクス, 生産本部技術統括部, 技師長/統括部長/部長

論文

On the scaling limit of the Si-IGBTs with very narrow mesa structure

Eikyu Katsumi, Sakai Atsushi, Matsuura Hitoshi, Nakazawa Yoshito, Akiyama Yutaka, Yamaguchi Yasuo, Inuishi Masahide

IEEE Conference Proceedings 2016(ISPSD) 211‐214 2016年
A 65-nm SoC embedded 6T-SRAM designed for manufacturability with read and write operation stabilizing circuits

Shigeki Ohbayashi, Makoto Yabuuchi, Koji Nii, Yasumasa Tsukamoto, Susumu Imaoka, Yuji Oda, Tsutomu Yoshihara, Motoshige Igarashi, Masahiko Takeuchi, Hiroshi Kawashima …

IEEE JOURNAL OF SOLID-STATE CIRCUITS 42(4) 820-829 2007年4月
Suppression of boron penetration from source/drain-extension to improve gate leakage characteristics and gate-oxide reliability for 65-nm node CMOS and beyond

T Hayashi, T Yamashita, K Shiga, K Hayashi, H Oda, T Eimori, M Inuishi, Y Ohji

JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS BRIEF COMMUNICATIONS & REVIEW PAPERS 44(4B) 2157-2160 2005年4月
Novel shallow trench isolation process from viewpoint of total strain process design for 45 nm node devices and beyond

M Ishibashi, K Horita, M Sawada, M Kitazawa, M Igarashi, T Kuroi, T Eimori, K Kobayashi, M Inuishi, Y Ohji

JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS BRIEF COMMUNICATIONS & REVIEW PAPERS 44(4B) 2152-2156 2005年4月
W-polymetal gate with low W/poly-Si interface resistance for high-speed/high-density embedded memory

T Yamashita, Y Nishida, K Hayashi, T Eimori, M Inuishi, Y Ohji

JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS SHORT NOTES & REVIEW PAPERS 43(4B) 1799-1803 2004年4月
An artificial fingerprint device (AFD): A study of identification number applications utilizing characteristics variation of polycrystalline silicon TFTs

S Maeda, H Kuriyama, T Ipposhi, S Maegawa, Y Inoue, M Inuishi, N Kotani, T Nishimura

IEEE TRANSACTIONS ON ELECTRON DEVICES 50(6) 1451-1458 2003年6月
Advanced retrograde well technology for 90-nm-node embedded static random access memory using high-energy parallel beam

T Yamashita, M Kitazawa, Y Kawasaki, H Takashino, T Kuroi, Y Inoue, M Inuishi

JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS SHORT NOTES & REVIEW PAPERS 41(4B) 2399-2403 2002年4月
Clarification of floating-body effects on drive current and short channel effect in deep sub-0.25 mu m partially depleted SOI MOSFETs

T Matsumoto, S Maeda, Y Hirano, K Eikyu, Y Yamaguchi, S Maegawa, M Inuishi, T Nishimura

IEEE TRANSACTIONS ON ELECTRON DEVICES 49(1) 55-60 2002年1月
Bulk-layout-compatible 0.18-mu m SOI-CMOS technology using body-tied partial-trench-isolation (PTI)

Y Hirano, S Maeda, T Matsumoto, K Nii, T Iwamatsu, Y Yamaguchi, T Ipposhi, H Kawashima, S Maegawa, M Inuishi …

IEEE TRANSACTIONS ON ELECTRON DEVICES 48(12) 2816-2822 2001年12月
Integrated Systems with New Concepts. Partially Depleted SOI Technology with Body-Tied Hybrid Trench Isolation for High-Speed System-On-a-Chip Application.

YAMAGUCHI Y, IPPOSHI T, UEDA K, MASHIKO K, MAEGAWA S, INUISHI M, NISHIMURA T

IEICE Trans Electron (Inst Electron Inf Commun Eng) E84-C(12) 1735-1745 2001年12月1日
Feasibility of 0.18 mu m SOI CMOS technology using hybrid trench isolation with high resistivity substrate for embedded RF/analog applications

S Maeda, Y Wada, K Yamamoto, H Komurasaki, T Matsumoto, Y Hirano, T Iwamatsu, Y Yamaguchi, T Ipposhi, K Ueda …

IEEE TRANSACTIONS ON ELECTRON DEVICES 48(9) 2065-2073 2001年9月
Leakage Mechanism of Local Junctions Forming the Main or Tail Mode of Retention Characteristics for Dynamic Random Access Memories.

UENO S, INOUE Y, INUISHI M, TSUBOUCHI N

Jpn J Appl Phys Part 1 39(4B) 1963-1968 2000年4月30日
Direct measurement of transient drain cuff rents in partially-depleted SOIN-channel MOSFETs using a nuclear microprobe for highly reliable device designs

T Iwamatsu, K Nakayama, H Takaoka, M Takai, Y Yamaguchi, S Maegawa, M Inuishi, A Kinomura, Y Horino, T Nishimura

JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS SHORT NOTES & REVIEW PAPERS 39(4B) 2236-2240 2000年4月
Scalability of Gate/N- Overlapped Lightly Doped Drain in Deep-Submicrometer Regime.

SHIMIZU M, MITSUI K, INUISHI M, ARIMA H, HAMAGUCHI C

Jpn J Appl Phys Part 1 37(12A) 6340-6347 1998年12月
Subquarter-micrometer Dual Gate Complementary Metal Oxide Semiconductor Field Effect Transistor with Ultrathin Gate Oxide of 2 nm.

SHIMIZU M, KUROI T, INUISHI M, ARIMA H, ABE H, HAMAGUCHI C

Jpn J Appl Phys Part 1 37(11) 5926-5931 1998年11月
A 1-V 46-ns 16-Mb SOI-DRAM with Body Control Technique.

SHIMOMURA K, SHIMANO H, SAKASHITA N, OKUDA F, OASHI T, YAMAGUCHI Y, EIMORI T, INUISHI M, KYUMA K

IEEE J Solid-State Circuits 32(11) 1712-1720 1997年11月
Suppression of charge carrier collection in diode with retrograde well and epitaxial layers for soft-error immunity.

KISHIMOTO T, TAKAI M, OHNO Y, NISHIMURA T, INUISHI M, KINOMURA A, HORINO Y, FUJII K

Nucl Instrum Method Phys Res Sect B Beam Interact Mater At 130(1/4) 524-527 1997年7月
Control of Carrier Collection Efficiency in n+p Diode with Retrograde Well and Epitaxial Layers.

KISHIMOTO T, TAKAI M, OHNO Y, NISHIMURA T, INUISHI M

Jpn J Appl Phys Part 1 36(6A) 3460-3462 1997年6月
The Effects on Metal Oxide Semiconductor Field Effect Transistor Properties of Nitrogen Implantation into p+ Polysilicon Gate.

YASUOKA A, KUROI T, SHIMIZU S, SHIRAHATA M, OKUMURA Y, INOUE Y, INUISHI M, NISHIMURA T, MIYOSHI H

Jpn J Appl Phys Part 1 36(2) 617-622 1997年2月
Application of nitrogen implantation to ULSI.

MURAKAMI T, KUROI T, KAWASAKI Y, INUISHI M, MATSUI Y, YASUOKA A

Nucl Instrum Method Phys Res Sect B Beam Interact Mater At 121(1/4) 257-261 1997年1月

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MISC

IoTにおける低電力LSIデバイス(SOTB)の最新技術

山口泰男, 新川田裕樹, 蒲原史朗, 犬石昌秀

応用物理学会春季学術講演会講演予稿集(CD-ROM) 63rd ROMBUNNO.19P-W631-4 2016年3月3日
65nm SoC向け混載SRAMでの動作マージン改善回路

薮内誠, 大林茂樹, 新居浩二, 塚本康正, 今岡進, 五十嵐元繁, 竹内雅彦, 川島光, 牧野博之, 山口泰男 …

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス 106(206) 149-153 2006年8月10日
スタック型フラッシュメモリーセルのカップリング比直接評価

岡垣健, 谷沢元昭, 藤永正人, 国清辰也, 結城秀昭, 石川清志, 西川毅一, 栄森貴尚, 犬石昌秀

応用物理学関係連合講演会講演予稿集 52nd 16 2005年3月29日
45nmノード以降デバイス対応歪み制御素子分離技術

石橋真人, 堀田勝之, 沢田真人, 北沢雅志, 五十嵐元繁, 黒井隆, 栄森貴尚, 小林清輝, 犬石昌秀

半導体・集積回路技術シンポジウム講演論文集 67th 68-71 2004年12月9日
しきい値電圧制御を用いた低電圧SOICMOSデバイス技術

前川繁登, 一法師隆志, 犬石昌秀, 大路譲

電子情報通信学会技術研究報告 104(251(ICD2004 82-96)) 19-23 2004年8月20日
近接SOI MOSFET’sのセルフヒーティングによる温度上昇評価

小松大士, 岩松俊明, 一法師隆志, 前川繁登, 犬石昌秀, 大路譲

応用物理学関係連合講演会講演予稿集 51st(2) 967 2004年3月28日
ボディ電位制御技術を用いた低電圧・高速動作ABC-SOI SRAM

一法師隆志, 平野有一, 新居浩二, 塚本康正, 前川繁登, 犬石昌秀, 大路譲

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス 103(556) 33-36 2004年1月9日
デバイスメーカから見たSOIウエハ評価の現状

岩松俊明, 前川繁登, 犬石昌秀, 大路譲

応用物理学会学術講演会講演予稿集 64th 69 2003年8月30日
SOI‐MOSFETにおける基板浮遊効果の抑制に関する研究

阿保智, 水谷斉治, 池田幸司, 前川繁登, 岩松俊明, 犬石昌秀, 西村正, 高井幹夫

応用物理学関係連合講演会講演予稿集 49th(2) 884 2002年3月27日
多結晶シリコン薄膜トランジスタの特性バラツキを利用した人工指紋デバイスの提案

前田茂伸, 栗山祐忠, 一法師隆志, 前川繁登, 犬石昌秀

電子情報通信学会大会講演論文集 2002 222 2002年3月7日
A-7-12 多結晶シリコン薄膜トランジスタの特性バラツキを利用した人工指紋デバイスの提案

前田茂伸, 栗山祐忠, 一法師隆志, 前川繁登, 犬石昌秀

電子情報通信学会総合大会講演論文集 2002 222-222 2002年3月7日
高信頼性と高性能を両立するシステムオンチップ対応CMOS

西田征男, 佐山弘和, 太田一伸, 尾田秀一, 片山実紀, 井上靖朗, 森本博明, 犬石昌秀

電子情報通信学会技術研究報告 101(573(SDM2001 213-226)) 17-23 2002年1月22日
デュアルオフセット構造を有する135GHz f_max SOI MOSFETの高周波アナログ混載技術

松本拓治, 太田和伸, 平野有一, 佐山弘和, 岩松俊明, 山本和也, 加藤隆幸, 山口泰男, 犬石昌秀

電子情報通信学会技術研究報告 101(573(SDM2001 213-226)) 31-36 2002年1月22日
人工指紋デバイスロジックLSI互換プロセスで作成した多結晶シリコンTFTによるセキュリティーの作りこみ

前田茂伸, 栗山祐忠, 一法師隆志, 前川繁登, 犬石昌秀

電子情報通信学会技術研究報告 101(573(SDM2001 213-226)) 37-42 2002年1月22日
高信頼性と高性能を両立するシステムオンチップ対応CMOS

西田征男, 佐山弘和, 太田一伸, 尾田秀一, 片山実紀, 井上靖朗, 森本博明, 犬石昌秀

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス 101(573) 17-23 2002年1月15日
MOSFETフリッカ雑音のばらつきのバイアス依存性

園田賢一郎, 谷沢元昭, 永久克巳, 石川清志, 熊本敏夫, 河野浩之, 犬石昌秀, 井上靖朗

電子情報通信学会技術研究報告 101(318(VLD2001 68-72)) 13-18 2001年9月27日
SOIデバイス・プロセス技術の現状と今後の展望

前川繁登, 一法師隆志, 犬石昌秀

応用物理学会学術講演会講演予稿集 62nd(2) 594 2001年9月11日
二重オフセットサイドウォール構造によるCMOSFETの低ゲートリーク・高性能化

太田和伸, 佐山弘和, 尾田秀一, 井上靖朗, 犬石昌秀, 中岡弘明, 中石賢太郎, 布施玄秀, 柁谷敦宏, 小倉基次

応用物理学会学術講演会講演予稿集 62nd(2) 692 2001年9月11日
SILC発生領域におけるフリッカーノイズの解析

上野修一, 園田賢一郎, 寺本章伸, 梅田浩司, 黒井隆, 井上靖朗, 犬石昌秀

応用物理学会学術講演会講演予稿集 62nd(2) 693 2001年9月11日
SOI‐MOSFETの基板浮遊効果による不安定性に関する研究

阿保智, 水谷斉治, 前川繁登, 岩松俊明, 犬石昌秀, 西村正, 高井幹夫

応用物理学会学術講演会講演予稿集 62nd(2) 702 2001年9月11日

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講演・口頭発表等

ULTRA-HIGH-SPEED AND LOW-POWER SOI CMOS TECHNOLOGY WITH BODY-TIED HYBRID TRENCH ISOLATION STRUCTURE

HIRANO Y, IPPOSHI T, THAI D H, IWAMATSU T, IKEDA T, TSUJIUCHI M, MAEGAWA S, INUISHI M, OHJI Y

Dielectr Nanosystems Mater Sci Process Reliab Manuf 2004年
Sub-1.MU.m2 High Density Embedded SRAM Technologies for 100nm Generation SOC and Beyond.

TOMITA K, HASHIMOTO K, INBE T, OASHI T, INUISHI M, MIYANAGA I, NAKAMURA M, KAJIYA A, OGURA M

Dig Tech Pap Symp VLSI Technol 2002年
Modeling of bias dependent fluctuations of flicker noise of MOSFETs

SONODA K, TANIZAWA M, EIKYU K, ISHIKAWA K, KUMAMOTO T, KOUNO H, INUISHI M

SIMULATION OF SEMICONDUCTOR PROCESSES AND DEVICES 2001 2001年9月20日
SoC CMOS Technology for NBTI/HCI Immune I/O and Analog Circuits Implementing Surface and Buried Channel Structures.

NISHIDA Y, SAYAMA H, OHTA K, ODA H, KATAYAMA M, INOUE Y, MORIMOTO H, INUISHI M

Tech Dig Int Electron Devices Meet 2001年
An Artificial Fingerprint Device(AFD) Module using Poly-Si Thin Film Transistors with Logic LSI Compatible Process for Built-in Security.

MAEDA S, KURIYAMA H, IPPOSHI T, MAEGAWA S, INUISHI M

Tech Dig Int Electron Devices Meet 2001年
70nm SOI-CMOS of 135 GHzfmax with Dual Offset-Implanted Source-Drain Extension Structure for RF/Analog and Logic Applications.

MATSUMOTO T, MAEDA S, OTA K, HIRANO Y, EIKYU K, SAYAMA H, YAMAMOTO K, KATOH T, INUISHI M

Tech Dig Int Electron Devices Meet 2001年
Impact of 0.18.MU.m SOI CMOS Technology using Hybrid Trench Isolation with High Resistivity Substrate on Embedded RF/Analog Applications.

MAEDA S, WADA Y, YAMAMOTO K, KOMURASAKI H, MATSUMOTO T, IPPOSHI T, UEDA K, MAEGAWA S, INUISHI M

Dig Tech Pap Symp VLSI Technol 2000年11月30日
Scaling Guideline of Dram Memory Cells for Maintaining the Retention Time.

UENO S, INOUE Y, INUISHI M

Dig Tech Pap Symp VLSI Technol 2000年
Extraction of the physical oxide thickness using the electrical characteristics of MOS capacitors

EIKYU K, TAKASHINO H, KIDERA M, TERAMOTO A, UMEDA H, ISHIKAWA K, KOTANI N, INUISHI M

2000 INTERNATIONAL CONFERENCE ON SIMULATION OF SEMICONDUCTOR PROCESSES AND DEVICES 2000年
Impact of 0.10.MU.m SOI CMOS with Body-Tied Hybrid Trench Isolation Structure to Break Through the Scaling Crisis of Silicon Technology.

HIRANO Y, MATSUMOTO T, MAEDA S, IWAMATSU T, KUNIKIYO T, NII K, YAMAGUCHI Y, IPPOSHI T, INUISHI M

Tech Dig Int Electron Devices Meet 2000年
Advanced Shallow Trench Isolation to Suppress the Inverse Narrow Channel Effects for 0.24.MU.m Pitch Isolation and Beyond.

HORITA K, KUROI T, ITOH Y, SHIOZAWA K, EIKYU K, GOTO K, INOUE Y, INUISHI M

Dig Tech Pap Symp VLSI Technol 2000年
80nm CMOSFET Technology Using Double Offset-Implanted Source/Drain Extension and Low Temperature SiN Process.

SAYAMA H, NISHIDA Y, ODA H, TSUCHIMOTO J, UMEDA H, TERAMOTO A, EIKYU K, INOUE Y, INUISHI M

Technical Digest. International Electron Devices Meeting 2000年
High Density Embedded DRAM Technology with 0.38.MU.m Pitch in DRAM and 0.42.MU.m Pitch in LOGIC by W/PolySi Gate and Cu Dual Damascene Metallization.

TAKENAKA N, SEGAWA M, YONEDA K, KOSHIO A, KATO Y, INUISHI M, KOMORI S, SHIRAHATA M, EIMORI T

Dig Tech Pap Symp VLSI Technol 2000年
Bulk-Layout-Compatible 0.18.MU.m SOI-CMOS Technology Using Body-Fixed Partial Trench Isolation (PTI).

HIRANO Y, MAEDA S, MATSUMOTO T, IWAMATSU T, YAMAGUCHI Y, IPPOSHI T, MAEGAWA S, INUISHI M, NISHIMURA T

Proc IEEE Int SOI Conf 1999年
Effect of ((100) Channel Direction for High Performance SCE Immune pMOSFET with Less Than 0.15.MU.m Gate Length.

SAYAMA H, NISHIDA Y, ODA H, OISHI T, SHIMIZU S, KUNIKIYO T, SONODA K, INOUE Y, INUISHI M

Tech Dig Int Electron Devices Meet 1999年
Impact of the Two Traps Related Leakage Mechanism on the Tail Distribution of DRAM Retention Characteristics.

UENO S, INOUE Y, INUISHI M

Tech Dig Int Electron Devices Meet 1999年
An advanced Five-Level Interconnection Technology by using Co salicide, high pressure Al plug and CVD-TiN barrier metal.

ISHII A, OHSAKI A, TAKATA Y, MORIMOTO N, MAEKAWA K, TSUTUMI T, MASHIKO Y, HIRAYAMA M, INUISHI A

Proc 14th Int VLSI Multilevel Interconnect Conf 1997 1997年
Gate Electrode Engineering by Control of Grain Growth for High Performance and High Reliable 0.18.MU.m Dual Gate CMOS.

SHIMIZU S, KUROI T, SAYAMA H, FURUKAWA A, NISHIDA Y, INOUE Y, INUISHI M, NISHIMURA T

Dig Tech Pap Symp VLSI Technol 1997年
Low Voltage Operation of Sub-Quarter Micron W-Polycide Dual Gate CMOS with Non-Uniformly Doped Channel.

SAYAMA H, KUROI T, SHIMIZU S, SHIRAHATA M, OKUMURA Y, INUISHI M, MIYOSHI H

Tech Dig Int Electron Devices Meet 1996年
Channel Engineering in Sub-quarter-micron MOSFETs Using Nitrogen Implantation for Low Voltage Operation.

FURUKAWA A, ABE Y, SHIMIZU S, KUROI T, TOKUDA Y, INUISHI M

Dig Tech Pap Symp VLSI Technol 1996年

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産業財産権

特許第3958388号半導体装置

山下朋弘, 小森重樹, 犬石昌秀
特許第3602242号半導体装置

小森重樹, 山下朋弘, 犬石昌秀
特許第2859465号 MOSトランジスタの製造方法

清水悟, 犬石昌秀
特開平10-070250 半導体装置およびその製造方法

山下朋弘, 小森重樹, 犬石昌秀
特開平9-223734 半導体装置

小森重樹, 山下朋弘, 犬石昌秀
特許第2652108号電界効果トランジスタおよびその製造方法

楠茂, 犬石昌秀
特開平8-288280 トランジスタ構造

石神俊一郎, 小森重樹, 降屋久, 犬石昌秀
特開平5-211330 電界効果トランジスタおよびその製造方法

楠茂, 犬石昌秀
特開平5-067753 二重構造ウエルを有する半導体装置およびその製造方法

小森重樹, 黒井隆, 犬石昌秀
特開平5-029343 微細半導体装置の製造方法

楠茂, 犬石昌秀, 光井克吉